- 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
- 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
- 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
- 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
设计报告
电子琴演奏电路
摘要:本课程设计主要采用EDA技术,基于VHDL语言设计一个简易的八音符电子琴,并且可以选择通过按键输入或者自动演奏来奏出存入的乐曲。课程设计中,程序运行平台为QuartusⅡ。根据音符的分频预置数来弹奏出不同的音符,将演奏出的《小红帽》既而再通过各个子模块,编程,仿真,达到最终的验证。
关键字:EDA;VHDL;电子琴;音符;频率
设计目的
在本课程中,将要运用本学期所学的VHDL语言设计一个简易的电子琴来演奏音乐,设计的主要目的有以下两点:
1、通过课程设计,加深理解,能够更深地掌握这门课所学的知识,以及掌握和运用QuartusⅡ软件,以便在以后的生活学习中能够得心应手进行其他的设计。
2、通过编程,波形仿真,以培养开动脑筋,自主能动性以及学会思考问题,学会动手的能力,通过理论与实践的结合学会在以后的生活中可以自如地将所学习的知识运用到实际。
二、设计整体思路及原理
(一)设计思路
本课程设计主要是基于VHDL文本输入法设计乐曲演奏电路,,在课本《EDA技术》的P251页中,有一个“乐曲硬件演奏”的实验,该实验中用到三个子模块,而我所设计的“简易八音符电子琴演奏电路”与次实验很相似,也要涉及到类似的三个子模块,但是,相比之下,我所设计的电路新增加一个功能,即“电子琴可以自动播放音乐,在演奏乐曲中,通过AUTO子模块既可以用手动弹奏键盘输入音乐,也可以选择自动演奏”。
由前面所述可知,一首乐曲的节拍频率很重要,因此在编程时应当要考虑到每一个音符所占的时钟节拍。课本中采用的是优美动听的中国古典音乐《梁祝》这首曲子,我决定在程序中填入《小红帽》这首琅琅上口的儿歌,它的节奏感比较鲜明,曲长较短,每个音符几乎都涉及到,并且简单易懂。由乐理知识可知,《小红帽》是一首2/4拍的歌曲,即:“以四分音符为一拍,每小节两拍”。图二是选自《小红帽》歌曲中前八小节的简谱:
《小红帽》
2/4节拍
图二
以上是整个歌曲的部分简谱,从中可以看出,每一小节的是两拍,如果令一个时钟周期CLK为一拍,那么可知在第一小节中,音符1和2个占1/2拍,3和4也是同理。若定义一个时钟周期是1S,那么1、2、3、4各时占0.5S。
根据歌曲的节拍频率,可知音符的持续时间需要根据乐曲的速度计每个音符的拍数来确定,所以需要给每一个音符设定分频预置数,由课本中可知,每一个音符都有固定分频预置数,在本首歌曲中,出现的音符一共有1,2,3,4,5,6,8(8为简谱中的高音do),查表可得,他们的分频预置数分别为:
音符
分频预置数
1
773
2
912
3
1036
4
1116
5
1197
6
1290
代码实体:LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYFENPINIS
PORT(CLK1:INSTD_LOGIC;--系统时钟信号
TONE1:ININTEGERRANGE0TO2047;--音符分频系数
SPKS:OUTSTD_LOGIC);--驱动扬声器音频信号
ENDENTITYFENPIN;
此模块主要是对时基脉冲进行分频,得到与0、1、2、3、4、5、6、8八个音符相对应的频率。首先根据时钟信号输入得到时基脉冲及计数器的值,然后将时基脉冲值转化为音符的频率。注意最后一个PROCESS则是用来设置扬声器输出信号的,扬声器信号由0和1控制,当且仅当前一个PROCESS中的FULLSPKS输出为1时,扬声器才有输出,再根据计数器取值来确定输出是1还是0
三个子模块的总体流程如下:
顶层电路的图形:
代码实体:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYDIANZIQINIS
PORT( CLK12MHZ:INSTD_LOGIC;--系统时钟信号
CLK8HZ:INSTD_LOGIC;--系统时钟信号
HANDTOAUTO:INSTD_LOGIC;--键盘输入/自动演奏信号
CODE1:OUTSTD_LOGIC_VECTOR(3DOWNTO
您可能关注的文档
最近下载
- 教师基本能力—阅读理解能力.pptx VIP
- 茶艺师岗位试题及答案.docx
- (正式版)B-T 176-2017 水泥化学分析方法.docx VIP
- 鱼菜共生商业计划书.docx VIP
- 剑桥少儿英语二级上unit1.ppt VIP
- Module 3 Unit 1 They're all my favourite festivals!(课件)-五年级英语同步备课(外研版一起).pptx VIP
- 教师资格考试基本能力第一节阅读理解能力演示教学.ppt VIP
- 2025第三届全国技能大赛海南省选拔赛-餐厅服务(国赛精选)项目技术文件.pdf VIP
- 麻醉药品和精神药品培训试题及答案.docx VIP
- 导视标识标牌系统制作安装方案(全面标准版).pdf VIP
文档评论(0)