基于VeriloCD1602显示模块设计.pdfVIP

verilog写的LCD1602显示

**文件信息

**文件名称：LCD_Top.v

**创建者：

**创建日期：2008

**版本号：V3.0

**功能描述：按键检测

**

**修改文件的相关信息

**修改人：

**修改日期：

**版本号：

**修改内容：

**

*******************************************************************************/

//LCD_Top.v

//连接Clock_Gen模块和LCD_Driver模块

moduleLCD_Top(clk_48M,rst,LCD_EN,RS,RW,DB8);

inputclk_48M,rst;

outputLCD_EN,RS,RW;

output[7:0]DB8;

wireclk_LCD;//用于将Clock_Gen模块clk_LCD输出连接至LCD_Driver模块的clk_LCD输入

Clock_GenU1(.clk_48M(clk_48M),

.rst(rst),

.clk_LCD(clk_LCD));

LCD_DriverU2(.clk_LCD(clk_LCD),

.rst(rst),

.LCD_EN(LCD_EN),

.RS(RS),

.RW(RW),

.DB8(DB8));

endmodule

verilog写的LCD1602显示

**‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑文件信息‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑

**文件名称:LCD_Top.v**

创建者:**创建日期:2008**

版本号:V3.0**功能描述:按

键检测**

**‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑修改文件的相关信息‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑

**修改修改

人:**日期

：

**版本号:

**修改内容

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//LCD_Top.v

//连接Clock_Gen模块和LCD_Driver模块LCD_Top(clk_48M,rst,LCD_EN,RS,RW,DB8);输入

clk_48M，rst；输出LCD_EN、RS、RW；输出[7:0]DB8;线时钟_LCD；//用于将Clock_Gen模块

clk_LCD输