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2024年3月1日现代电子技术Mar.2024

第47卷第5期ModernElectronicsTechniqueVol.47No.5

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DOI：10.16652/j.issn.1004⁃373x.2024.05.028

引用格式：潘于，田映辉，张伟，等.一种节省资源的矩阵运算单元硬件微架构设计[J].现代电子技术，2024，47（5）：160⁃166.

一种节省资源的矩阵运算单元硬件微架构设计

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潘于，田映辉，张伟，杨建磊，申奇

（1.海光信息技术股份有限公司，北京100193；2.北京航空航天大学，北京100191；

3.中国联通智能城市研究院，北京100037）

摘要：为了实现人工智能和高性能计算在不同应用领域下的快速运算，需借助人工智能加速器（NPU）或者通用图形

处理器（GPGPU）对其进行加速。由于矩阵运算是人工智能和高性能计算的核心运算，文中提出一种节省资源的矩阵运算单

元架构的实现方案。通过对矩阵运算单元中每个子运算单元中的乘法器和加法器数量进行扩展，并将输入数据按行列广播

到矩阵运算单元上的各个子运算单元可实现对矩阵运算的加速。通过利用PE矩阵之间的数据共享，采用新型的PE矩阵互

联方案，可达到在减少带宽资源的同时提升算力的目的。与现有NPU或GPGPU的矩阵运算实现方案相比，所提方案使用更

少的加法器和寄存器即可实现相同的算力，且在更低的时钟延迟和带宽消耗下即可完成对相同规模矩阵运算的加速。

关键词：人工智能；高性能计算；矩阵运算；节省资源；低时钟延迟；GPGPU

中图分类号：TN02⁃34；TP183文献标识码：A文章编号：1004⁃373X（2024）05⁃0160⁃07

Designofhardwaremicroarchitectureofresource⁃efficientmatrixoperationunit

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PANYu,TIANYinghui,ZHANGWei,YANGJianlei,SHENQi

(1.HygonInformationTechnologyCo.,Ltd.,Beijing100193,China;

2.BeihangUniversity,Beijing100191,China;

3.ChinaUnicomSmartCityResearchInstitute,Beijing100037,China)

Abstract：Itisnecessarytouseartificia