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数字逻辑电路模拟试卷

一、逻辑函数化简。

用卡诺图法化简为最简或与式，并用或非门实现之。

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1、用如图所示的3线/8线译码器及必要的门电路实现如下逻辑函数。

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（1）列出真值表，写出输出函数表达式；

（2）用图示4选1MUX实现之。

3、用ROM阵列实现如下组合逻辑函数，要求画出阵列图。

三、时序逻辑电路分析和设计。

1、（每小题3分，共12分）分析下图所示同步时序逻辑电路

（1）写出各触发器的激励方程；

（2）写出各触发器的状态方程；

（3）列出状态转换真值表；

（4）画出全部状态转换图并说明电路的逻辑功能。

2、用如图所示的集成计数器74LS160实现一个54进制计数器（方法不限）。

74LS160

74LS160

74LS160

四、ADC与DAC。

1、某8位ADC，其参考电压VREF=5V，该ADC的最小量化电平（Δ）为多少？

2、某10位DAC的参考电压VREF=10V，当输入信号为（1110011101）2时，其输出电压为多少？

五、脉冲电路。

下图所示电路是用555集成定时器组成的多谐振荡器，要求：

1、计算脉冲宽度及振荡周期；

2、若要使得输出波形的高电平和低电平的持续时间相同，应如何改进，画出改进后的电路图。

F

F

F

六、VHDL程序设计。

时序逻辑电路有效状态转换图如图所示，编写相应的程序。要求在时钟信号的下降沿完成转换，所设计的时序逻辑电路能自启动，并根据你所设计的程序，在状态转换图中补充出无效状态及转换情况。

Q

Q3Q2Q1Q0

1111

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0001

0011

0111

1001

1011

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数字逻辑电路模拟试卷

一、逻辑函数化简

用卡诺图法化简为最简与或式，并用与非门实现之。

约束条件：

二、组合逻辑电路分析和设计。

1、用图示4线/10线译码器及必要的门电路实现如下逻辑函数。

0123012、设计一个4输入组合逻辑电路，当输入变量中取值为

0

1

2

3

01

（1）列出真值表，写出输出函数表达式；

（2）用图示4选1MUX实现之。

三、画波形。

根据给定电路及输入波形，画出下列各触发器的Q端波形（设各触发器Q端初始状态均为0）。

四、时序逻辑电路分析和设计。

1、（每小题3分，共12分）分析下图所示同步时序逻辑电路

（1）写出各触发器的激励方程；

（2）写出各触发器的状态方程；

（3）列出状态转换真值表；

（4）画出全部状态转换图并说明电路的逻辑功能。

74LS1612、用图示集成计数器74LS161设计一个可控进制计数器，当输入控制变量时实现11进制计数器，当输入控制变量时实现9进制计数器。要求采用同步置数法，画出电路图。

74LS161

五、ADC与DAC。

某10位DAC的最小分辨电压ΔVO=20mV，当输入信号为（1011110110）2时，其输出电压为多少？

F

F

F

六、（每小题6分，共12分）脉冲电路。

下图所示电路是用555集成定时器组成的多谐振荡器，要求：

1、计算脉冲宽度及振荡周期；

2、若要使得输出波形的高电平和低电平的持续时间相同，应如何改进，画出改进后的电路图。

Q2Q1Q0

F1F

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001

010

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101

110

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10

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七、VHDL程序设计。

用VHDL设计如图所示框图的逻辑功能。六进制减法计数器的有效状态为000～101，可自启动。组合逻辑电路功能表所示。三态输出使能信号EN=0时，F3=F1，F2=/F0、EN=1时，F3和F2输出为高阻。

三态

三态

输出

六进制减法计数器

组合逻辑电路

Q2

Q1

Q0

CLK

F1

F0

F3

F2

EN

八、（5分）VHDL程序分析。

VHDL程序的结构体程序如下，请补充相应的库、包声明部分和实体部分。

⑴architecturebehaveofstudentis

⑵signalss1:std_logic_vector(7downto0);

⑶process(clk)

⑷variablevv1:std_logic_vector(3downto0);