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LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDIV_NIS
GENERIC(N:INTEGER:=3);
PORT(CLK,CLR:INSTD_LOGIC;
CLK_OUT:OUTSTD_LOGIC);
END;
ARCHITECTUREONEOFDIV_NIS
SIGNALCOUNT1,COUNT2:INTEGER;
SIGNALCLK_REG1,CLK_REG2:STD_LOGIC;
BEGIN
ONE:PROCESS(CLK,CLR)
BEGIN
IFCLR=1THEN
COUNT1=0;
CLK_REG1=0;
ELSIFCLKEVENTANDCLK=1THEN
IFCOUNT1=N-1THEN
COUNT1=0;
CLK_REG1=NOTCLK_REG1;
ELSIFCOUNT1=(N-1)/2THEN
COUNT1=COUNT1+1;
CLK_REG1=NOTCLK_REG1;
ELSE
COUNT1=COUNT1+1;
ENDIF;
ENDIF;
ENDPROCESS;
TWO:PROCESS(CLK,CLR)
BEGIN
IFCLR=1THEN
COUNT2=0;
CLK_REG2=0;
ELSIFCLKEVENTANDCLK=0THEN
IFCOUNT2=N-1THEN
COUNT2=0;
CLK_REG2=NOTCLK_REG2;
ELSIFCOUNT2=(N-1)/2THEN
COUNT2=COUNT2+1;
CLK_REG2=NOTCLK_REG2;
IEEE馆;使用
IEEE.STD_LOGIC_1164.ALL;‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑‑‑‑‑‑‑
ENTITYDIV_NIS
GENERIC(N:INTEGER:=3);端口(CLK,
CLR:INSTD_LOGIC;CLK_OUT:
STD_LOGIC);结尾;
OUT
‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑DIV_N的架构之一
信号计数1、计数2:整数;
信号CLK_REG1,CLK_REG2:STD_LOGIC;
开始
一:进程(CLK,CLR)
开始
如果CLR=1那么
计数1=0;
CLK_REG1=0;
ELSIFCLK和CLK=1那么
如果计数1N‑1那么
计数1=0;
CLK_REG1=不是CLK_REG1;
ELSIF计数1(N‑1)/2那么
计数1=计数1+1;
CLK_REG1不是CLK_REG1;
ELSE
计数1=计数1+1;
结束如果;
结束如果;
结束进程;
‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑‑
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