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数字电路作业：设计余3循环码编码器与数据分配器.pdfVIP

数字电路作业：设计余3循环码编码器与数据分配器.pdf

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    4-5设计一个编，输入是表示1位十进制数的状态信号，输出为余3循环码，

    用“与非”门实现。

    解：真值表

    编的真值表如右所示。由表可知：

    输入输出（余3循环码）

    D=5+6+7+8+9=5⋅6⋅7⋅8⋅9;

    C=1+2+3+4+5+6+7+8十进制数DCBA

    =1⋅2⋅3⋅4⋅5⋅6⋅7⋅8;00010

    B=0+1+2+7+8+9=0⋅1⋅2⋅7⋅8⋅9;10110

    A=2+3+6+7=2⋅3⋅6⋅7。

    根据D、C、B、和A的逻辑表达式，画出编码

    器的逻辑图如下：

    51100

    91010

    DCBA

    98765432

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