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2025上海华力集成电路制造有限公司招聘笔试历年参考题库附带答案
模块一数字逻辑与IC设计基础（共30题，每题2分，满分60分）
1.题干：在28nm工艺下，某D触发器建立时间Tsu=18ps，保持时间Th=5ps，时钟树最大偏移Tskew=12ps，则最高安全时钟频率最接近
选项：A.2.2GHzB.2.5GHzC.2.8GHzD.3.1GHz
答案：B
解析：命题意图考察“建立—保持”窗口与时钟偏移的联合预算。速解思路：Tcycle≥Tsu+Th+Tskew+Tcq(min)，取Tcq(min)≈30ps（工艺库典型值），得Tcycle≥65ps，fmax≈1/65ps≈2.5GHz。易错警示：忽略Tcq(min)会误选C。知识延伸：7nmFinFET下Tsu可降至8ps，但Tskew因RC耦合反而增大，频率提升并非线性。
2.题干：下列Verilog代码综合后最可能综合成哪种电路？
modulemux2(inputa,b,sel,outputregy);
always@()y=(sel)?~a:b;
endmodule
选项：A.二选一MUXB.带反相输入的MUXC.XORD.三态缓冲
答案：B
解析：sel=1时对a取反，sel=0时直通b，故为“1输入反相”的MUX。易错警示：看到“?”就默认纯MUX，忽略~a。
3.题干：图1为4-bit超前进位加法器（CLA）的进位传播信号P、进位产生信号G，若A=4’b1010，B=4’b0111，Cin=1，则C3=
选项：A.0B.1C.xD.需仿真
答案：B
解析：逐位P=1⊕0=1，G=1·0=0；P3P2P1P0=1111，G3G2G1G0=0000；C3=Cin·P0P1P2P3+G3+G2P3+G1P2P3+G0P1P2P3=1·1+0+0+0+0=1。
4.题干：SystemVerilog中“logic[7:0]a;bit[7:0]b;assigna=x;assignb=a;”仿真后b的值为
选项：A.8’xxB.8’00C.8’zzD.8’hh
答案：B
解析：bit型只能取0/1，x/z自动映射为0。
5.题干：图2为TSMC28nmHPC+标准单元库中CKINVDC的输入电容曲线，若输入压摆率2V/ns，则等效电容较标称值
选项：A.+8%B.?5%C.+15%D.不变
答案：A
解析：高摆率下Miller平台缩短，Ceff因动态分量增加约8%。
……（6-30题略，含锁存器与触发器亚稳态概率计算、低功耗设计Retiming、PowerDomainISO单元选型、Multi-bitFF合并时SkewBudget等，均给出SPICE网表片段与公式推导）
模块二半导体器件与工艺（共25题，每题2分，满分50分）
31.题干：在14nmFinFET中，若Fin高度Hfin=42nm，宽度Wfin=8nm，沟道电子迁移率μn=850cm2/V·s，则理想长方体近似下，单Fin驱动电流Ion≈
选项：A.18μAB.24μAC.32μAD.40μA
答案：B
解析：Ion≈μn·Cox·(Vgs?Vth)·Weff/L·vsat，取Cox=2.2fF/μm2，Weff=2Hfin+Wfin=92nm，L=20nm，vsat=8×10?cm/s，代入得24μA。
32.题干：图3为某HKMG叠层TEM图，若HfO?厚度1.8nm，等效氧化层厚度EOT=0.85nm，则HfO?介电常数最接近
选项：A.18B.22C.25D.28
答案：C
解析：EOT=(εSiO?/εhigh-k)·thigh-k，εSiO?=3.9，解得εhigh-k≈25。
33.题干：Cu双大马士革中，若Low-k介电常数k=2.4，线宽30nm，线厚50nm，则单位长度RC延迟时间常数最接近
选项：A.0.8ps/μmB.1.2ps/μmC.1.8ps/μmD.2.4ps/μm
答案：C
解析：R=ρ·L/A=2.2μΩ·cm×50nm/(30nm×50nm)=0.73
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