可编程逻辑器件设计方法.ppt

-可编程输入输出单元（IOB）外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（HoldTime）的要求可以降低，通常默认为0。

为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。第29页，共52页，星期日，2025年，2月5日

-可配置逻辑块（CLB）CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同。每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。开关矩阵高度灵活可以配置。在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，如下页图所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。第30页，共52页，星期日，2025年，2月5日-可配置逻辑块（CLB）典型的CLB结构示意图第31页，共52页，星期日，2025年，2月5日-可配置逻辑块（CLB）Slice是Xilinx公司定义的基本逻辑单位，其内部结构如下页图所示，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。第32页，共52页，星期日，2025年，2月5日－典型的4输入Slice结构示意图第33页，共52页，星期日，2025年，2月5日－数字时钟管理模块ＤＣＭ业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。第34页，共52页，星期日，2025年，2月5日－数字时钟管理模块ＤＣＭ第35页，共52页，星期日，2025年，2月5日－嵌入式块ＲＡＭ（BRAM）大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。第36页，共52页，星期日，2025年，2月5日－嵌入式块ＲＡＭ单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽深度）不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。

第37页，共52页，星期日，2025年，2月5日－嵌入式单端口块ＲＡＭ第38页，共52页，星期日，2025年，2月5日－嵌入式双端口块ＲＡＭ第39页，共52页，星期日，2025年，2月5日可编程逻辑器件设计方法第1页，共52页，星期日，2025年，2月5日2.1可编程逻辑器件基础

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