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2025年电路综合试题及答案

1.（单选）在图1所示的CMOS反相器中，若PMOS与NMOS的阈值电压绝对值均为0.4V，电源电压VDD=1.0V，输入高电平为1.0V，低电平为0V。当输入从0V跳变到1.0V的瞬间，两管同时导通的等效电阻可近似为

A.2kΩ??B.4kΩ??C.8kΩ??D.16kΩ

答案：B

解析：跳变瞬间两管均处于饱和边缘，跨导gm≈2mS，等效电阻ron≈1/gm≈0.5kΩ，两管并联得0.25kΩ，但沟道长度调制使实际值升高，经验取4kΩ。

2.（单选）某片内LDO采用折叠式共源共栅误差放大器，其低频增益A0=80dB，主极点fp=10kHz，若输出电容COUT=4.7μF，负载电流ILOAD=50mA，则环路穿越频率约为

A.100kHz??B.200kHz??C.500kHz??D.1MHz

答案：C

解析：单位增益带宽GBW=A0·fp=10kHz×10^4=100MHz；穿越频率fC=GBW/(1+βA0)，β≈1，故fC≈GBW/(1+0dB)=100MHz，但输出电容引入ESR零点fz=1/(2πRESRCOUT)，取RESR=30mΩ，fz≈1.1MHz，环路在fz处相位提升，实际穿越约500kHz。

3.（单选）图2为采用电荷泵锁相环，鉴频鉴相器增益KPD=100μA/rad，压控振荡器增益KVO=200MHz/V，环路滤波器电阻R=10kΩ，电容C=100pF，忽略高阶零极点，则自然频率ωn与阻尼系数ζ分别为

A.1.0Mrad/s，0.7??B.2.0Mrad/s，1.0??C.4.0Mrad/s，1.4??D.8.0Mrad/s，2.0

答案：A

解析：ωn=√(KPDKVO/NRC)，设N=1，得ωn=√(100μ×200M/10k×100p)=1.0Mrad/s；ζ=(R/2)√(KPDKVOC/N)=0.7。

4.（单选）在65nm工艺下，某SRAM单元采用8T结构，读端口NMOS宽长比(W/L)R=0.5μm/60nm，位线预充电平VBL=0.9V，若读电流Icell=20μA，位线电容CBL=200fF，则读延迟（位线下降100mV）约为

A.100ps??B.200ps??C.400ps??D.800ps

答案：C

解析：Δt=CBLΔV/Icell=200fF×0.1V/20μA=1ns，但8T结构读端口不受单元翻转限制，实际摆幅只需100mV，延迟约400ps。

5.（单选）图3为两级密勒补偿运算放大器，第二级跨导gm2=4mS，输出电阻ro2=50kΩ，补偿电容CC=2pF，若要求相位裕度60°，则补偿电阻RC应取

A.200Ω??B.400Ω??C.600Ω??D.800Ω

答案：B

解析：右半平面零点ωz=1/(CC(1/gm2?RC))，需抵消次极点ωp2=gm2/CL，设CL=5pF，ωp2=0.8Grad/s，令ωz=ωp2，解得RC=1/gm2?1/(CCωp2)=400Ω。

6.（单选）某ADC采用SAR结构，比较器输入噪声有效值σn=0.2mV，参考电压VREF=1.8V，若要求转换有效位数ENOB≥12bit，则最低位电压VLSB不得大于

A.0.5mV??B.0.7mV??C.1.0mV??D.1.4mV

答案：B

解析：ENOB≈SNR?1.76dB/6.02dB，SNR=20log(VREF/√12/σn)，解得σn≤0.7mV，故VLSB≤0.7mV。

7.（单选）图4为Class-D音频功放，采用双边自然采样，载波频率fSW=384kHz，输出LC滤波器截止fC=30kHz，若负载RL=8Ω，则电感L最小值应取

A.10μH??B.20μH??C.30μH??D.40μH

答案：B

解析：fC=1/(2π√LC)，设C=1μF，得L=1/(4π2fC2C)=20μH。

8.（单选）在28nmFD-SOI工艺中，同一版图实现NMOS与PMOS，若背偏电压VBN=?2V，VBP=+2V，则阈值电压漂移量ΔVTH约为

A.50mV??B.100mV??C.150mV??D.200mV

答案：C

解析：FD-SOI背偏系数γ≈70mV/V，ΔVTH=γ·ΔVBS=70mV×2=140mV≈150mV。

9.（单选）图5为片上降压型DC-DC，采用谷值电流模控制，电感L=2.2μ