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VerilogHDL数字设计与综合[夏宇闻]课后习题答案(210章)

姓名：__________考号：__________

一、单选题(共10题)

1.1.以下哪个不是VerilogHDL中的基本数据类型？()

A.reg

B.wire

C.integer

D.real

2.2.以下哪个语句可以创建一个4位的寄存器？()

A.reg[3:0]a;

B.rega[3:0];

C.wire[3:0]a;

D.integera[3:0];

3.3.在Verilog中，以下哪个是组合逻辑块？()

A.always@(posedgeclk)

B.initial

C.always@(aorb)

D.always@(aandb)

4.4.以下哪个是Verilog中的时序逻辑块？()

A.always@(posedgeclk)

B.always@(negedgeclk)

C.initial

D.always@(aorb)

5.5.以下哪个是Verilog中的initial块？()

A.always@(posedgeclk)

B.always@(negedgeclk)

C.initial

D.always@(aorb)

6.6.以下哪个是Verilog中的系统任务？()

A.$display

B.$monitor

C.$finish

D.$time

7.7.以下哪个是Verilog中的系统函数？()

A.$display

B.$monitor

C.$finish

D.$sqrt

8.8.以下哪个是Verilog中的任务？()

A.$display

B.$monitor

C.$finish

D.taskmy_task

9.9.以下哪个是Verilog中的函数？()

A.$display

B.$monitor

C.$finish

D.functionmy_func

10.10.以下哪个是Verilog中的参数化宏？()

A.$display

B.$monitor

C.`define

D.$finish

二、多选题(共5题)

11.1.以下哪些是VerilogHDL中常用的时序逻辑结构？()

A.always@(posedgeclk)

B.always@(negedgeclk)

C.initial

D.always@(aorb)

E.always@(aandb)

12.2.在Verilog中，以下哪些是预定义的数据类型？()

A.reg

B.wire

C.integer

D.real

E.bit

13.3.以下哪些操作可以用于Verilog中的赋值语句？()

A.=

B.=

C.==

D.

E.|

14.4.以下哪些是Verilog中的系统任务和系统函数？()

A.$display

B.$monitor

C.$finish

D.$time

E.$sqrt

15.5.以下哪些是Verilog中的模块实例化方法？()

A.instance1:my_moduleportmap(a=input_a,b=input_b);

B.instance1:my_moduleinstance1(a=input_a,b=input_b);

C.instance1:my_moduleinstance1(a,b);

D.instance1:my_moduleinstance1(a=input_a,b=input_b,c=input_c);

三、填空题(共5题)

16.在Verilog中，用于表示连续赋值的语句是______。

17.Verilog中，用于表示时序逻辑的always块应该包含______关键字。

18.在Verilog中，用于定义模块的关键字是______。

19.在Verilog中，用于表示寄存器或变量的关键字是______。

20.在Verilog中，用于表示模块实例化的关键字是______。

四、判断题(共5题)

21.在Verilog中，reg类型的变量只能在initial块中赋值。()

A.正确B.错误

22.Verilog中的always块只能用于组合逻辑设计。()

A.正确B.错误

23.在Verilog中，`defi