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EDA技术与Verilog_HDL(潘松)第6章习题答案

姓名：__________考号：__________

题号

一

二

三

四

五

总分

评分

一、单选题(共10题)

1.1.VerilogHDL中的`reg`类型变量通常用于表示什么？()

A.输入信号

B.输出信号

C.内部存储变量

D.时钟信号

2.2.以下哪个是VerilogHDL中的非阻塞赋值语句？()

A.assign

B.=

C.=

D.||=

3.3.以下哪个是VerilogHDL中的时钟信号？()

A.clk

B.reset

C.rst

D.sysclk

4.4.在VerilogHDL中，`initial`块通常用于做什么？()

A.初始化时序逻辑

B.初始化组合逻辑

C.实现组合逻辑

D.实现时序逻辑

5.5.以下哪个是VerilogHDL中的组合逻辑块？()

A.always@(posedgeclk)

B.always@(negedgeclk)

C.always@(posedgeclkornegedgeclk)

D.always@(event)

6.6.以下哪个是VerilogHDL中的时序逻辑块？()

A.always@(posedgeclk)

B.always@(negedgeclk)

C.always@(posedgeclkornegedgeclk)

D.always@(event)

7.7.以下哪个是VerilogHDL中的并行赋值语句？()

A.assign

B.=

C.=

D.||=

8.8.以下哪个是VerilogHDL中的顺序赋值语句？()

A.assign

B.=

C.=

D.||=

9.9.在VerilogHDL中，`module`关键字用于什么？()

A.定义模块的输入输出端口

B.定义模块的内部信号

C.定义模块的实例化

D.以上都是

10.10.以下哪个是VerilogHDL中的实例化语句？()

A.instance

B.instance_of

C.instance_name

D.instance;

二、多选题(共5题)

11.1.以下哪些是VerilogHDL中`always`块可以包含的条件语句？()

A.@(posedgeclk)

B.@(negedgeclk)

C.@(event)

D.@(posedgeclkornegedgeclk)

E.@(posedgeclkandreset)

12.2.以下哪些是VerilogHDL中用于描述组合逻辑的关键字？()

A.always

B.initial

C.always_comb

D.always_ff

E.always_latch

13.3.以下哪些是VerilogHDL中用于表示逻辑非、逻辑与、逻辑或的运算符？()

A.!

B.

C.|

D.^

E.~

14.4.以下哪些是VerilogHDL中用于表示位宽的运算符？()

A.

B.

C.$

D.{

E.:

15.5.以下哪些是VerilogHDL中用于表示向量操作的关键字？()

A.[

B.]

C.{

D.:

E..

三、填空题(共5题)

16.在VerilogHDL中，用于定义模块边界的关键字是________。

17.在VerilogHDL中，用于表示逻辑或的运算符是________。

18.在VerilogHDL中，用于表示逻辑与的运算符是________。

19.在VerilogHDL中，用于表示逻辑非的运算符是________。

20.在VerilogHDL中，用于表示位宽的运算符是________。

四、判断题(共5题)

21.在VerilogHDL中，`reg`类型变量只能用于时序逻辑。()

A.正确B.错误

22.VerilogHDL中的`always`块必须包含时钟边沿触发条件。()

A.正确B.错误

23.在VerilogHDL中，`initial`块只能用于初始化过程。()

A.正确B.错误

24.VerilogHDL中的`assign`语句总是并行执行的。()

A.正确B.错误

25.在Veril