现场可编程逻辑系统的设计技巧.pptVIP

其中，CLB和IOB内的逻辑资源虽会随不同的逻辑需求而实现不同的重构，但其单元时延的离散性不大。而PI则根据不同的逻辑需求及不同的连线要求，使各处连线的延时差异会非常大。因此，对FPGA实现中的延时分析，需要根据具体情况，具体地由这些基本时延的叠加来加以分析。5.2.1FPGA实现中的基本时延信号的延时1定义：由于信号传输路径必须通过电晶体开关，因此产生连线延时。另外，信号每通过一个逻辑单元，就会产生一定的延时。2影响因素：延时的大小除了受路径长短的影响外，还受器件内部结构特点、制造工艺、工作温度、工作电压等条件的影响。信号的延时实际上，在采用FPGA来实现同步逻辑电路时，我们可以利用器件内部资源的某些特征参数来预测电路设计的性能指标或评估电路性能是否优化。例如：可以采用内部单元模块的时延作为评估网络时延的基本依据；也可以反过来，采用预期的时钟频率来决定电路设计中允许使用的CLB的串级数。通过功能需求比较和设计修正，来使设计达到所需求的指标。例如：如果需要在XC4000XL-3的芯片中实现50MHz时钟频率，由于系统时钟周期为20ns，如图5-20所示，1级CLB的延时约8ns（包括tCO+tNET+tSU)，还有时延冗余量12ns。图5-20多级CLB的时延模型考虑中间每个附加CLB的组合逻辑延时为6ns（tPD+tNET），则该系统中可串联两级内嵌附加CLB组合逻辑。?那么，如图5-21所示的的三级串联逻辑，其中总的时延为多少?最高能实现多高的系统频率呢？图5-21内嵌三级串联逻辑的时延模型稍作分析，其总的延时是由串联于其中的布线延时tNET和单级CLB组合延时tCLB1、tCLB2、tCLB3，以及前后两个触发器的延时tCK0和tSU相叠加而成，即tTOTA1=tCK0+tNET+tCLB1+tNET1+tCLB2+tNET2+tCLB3+tNET3+tSU考虑目标器件采用XC4000XL-09，根据器件数据手册查寻，可知tTOTA1=1.5ns+1.2ns+1.2ns+1.2ns+1.2ns+1.2ns+1.2ns+1.2ns+0.8ns=10.7ns所以，总的串联延时为10.7ns，换算成系统频率约为93MHz。5.2.2流水线的基本概念为了提高多级逻辑的系统速度，在FPGA的逻辑实现中，同样可引入“流水线”的概念。流水线设计的概念是把在一个时钟周期内执行的逻辑操作分成几步较小的操作，并在多个较高速的时钟内完成。图5-22的数据通路中的逻辑被分为3小部分。如果它的tPD为x，则该电路的最高时钟频率为1/x。而在图5-22(b)中，假设在理想情况下每部分的tPD为x/3，则它的时钟频率可提高到原来的3倍。当然，我们在计算中并没有包括电路中寄存器的时钟——输出时延和信号建立时间，因此实际的延迟应比x/3稍大。在忽略它们的情况下，我们可以看到，流水线技术可以用来提高系统的数据流量，也就是在单位时间内所处理的数据量。但是，采用这种方法的代价是输出信号将相对于输入滞后3个时钟周期。因此必须根据这种情况对设计进行修改。图5-22流水线技术的概念总之，流水线技术在提高系统处理速度的同时也造成了输出滞后，并且还需要额外的寄存器资源。由于大多数FPGA器件的每个元胞中都有寄存器，因此便于采用流水线设计；相比之下，在CPLD中每个寄存器对应的组合逻辑资源较多，因此其一级逻辑的规模要比FPGA大得多，而这意味着在相同的时钟周期内，相对FPGA的元胞，它可以实现更复杂的逻辑。所以实际上往往没有必要在CPLD中应用流水线技术。5.2.3应用流水线的设计采用流水线技术，是实现多级逻辑的系统时钟提升的有效途径。其实际的状态是，采用了流水线结构，该逻辑的第1个输出有效将被延时，这样延时的时间取决于流水线的级数。因为流水线的每一级都将附加一个时钟