原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
采用中端28nmFPGA实现最低系统成本
WP017510白
皮书
从设计和调试、制造以及运营的角度
看，现在的电子产品越来越复杂，功能也
越来越多，其开发和支持成本也越来越高。本
白皮书从所有这些角度出发，讨论
Altera®Arria®VFPGA降低成本的一些
设计方法。
引言
电子产品越来越复杂，功能也越来越多，其
开发和支持成本也越来越高。较长的开发
周期，对专业设计的需求也越来越高，所有
昂贵的调试基本工具等等因素都增加了系统
开发成本。而且，复杂度的提高增加了供应
链管理和制造成本，而且系统一旦实施后，
也增加了运营成本。为能够真正的降低成
本，需要在设计早期对所有这些方面进行评
估。Altera将工作重点放在这些高成本领
域，开发了28-nm系列FPGA，特别是
ArriaVFPGA的开发。本白皮书从所有这
些角度出发，讨论ArriaVFPGA降低成本的
一些设计方法。
降低设计和调试成本
ArriaV器件为设计人员了几种方法
来降低设成本，包括硬核IP、智能
引脚布局具和资源，以及Altera独特
的虚拟目标工具。
硬核IP
ArriaV器件包括大量专门用于实现FPGA
设计中大部分常用功能的电路。在所有中端
FPGA系列中，ArriaV器件的“硬核”知
识(IP)模块数量最多，大大简化了整
设计过程。FPGA设计中最耗时的部分是达
到时序收敛，ArriaV器件中的IP模块能够
可靠稳定的工作，特别是器控制器以及
多端口前端和器PY，从而简化了这一任
务的实现。这些规范可能会导致不具有硬核
IP模块的FPGA出现时序收敛问题。图1所示
为ArriaVFPGA中硬核IP模块的结构图。
和
文档评论（0）