第四章行为描述.pptVIP

（2）@(posedge信号名）信号发生上升沿跳变(positiveedge)如：@(posedgeclock)reg_a=reg_b;只要检测到clock信号出现上升沿，reg_b的值就赋给reg_a。第29页，共63页，星期日，2025年，2月5日（3）@(negedge信号名）信号发生下降沿跳变的情况如：@(negedgeclock)reg_a=reg_b；只要当检测到clock信号的下降沿，reg_b的值就赋给reg_a。第30页，共63页，星期日，2025年，2月5日（4）@（事件1or事件2or事件3…)表达式中的事件是指上面（1）、（2）、（3）三类事件中的任何一种事件，or表示逻辑或的意思，即只要所列举的任何一种情况出现，都将激活这里的事件控制。注意，VerilogHDL只提供“或”方式来处理多重触发情况，没有再定义诸如“与”等其他方式。第31页，共63页，星期日，2025年，2月5日例子：@(posedgeresetorposedgeclear)reg_out=0；上例表示，只有reset或clear中的任一个出现下跳变，reg_out被复位。第32页，共63页，星期日，2025年，2月5日二、内部模式：寄存器变量=定时控制表达式；在内部模式中，有关“定时控制”的表现形式与上面对外部模式中的说明完全一致。两者之间的差别在于，在外部模式中，定时控制位于过程赋值语句之前，直接体现为对过程赋值语句执行事件的延期（postpone）上，只有当延时时间被满足，或其他类型的激发条件被满足后，过程赋值语句才能被计算和赋值。第33页，共63页，星期日，2025年，2月5日内部模式说明：在内部模式中，定时控制位于赋值语句内部，与外部模式相同的是，两者都是在延时时间到期后再执行过程赋值操作，不同的是右端表达式的求值过程是在不同的时间段进行的。在外部模式中，直到延时到后，再对表达式求值，并执行赋值过程。而在内部模式中，先完成对表达式的求值，待延时到后，条件满足时，再把前面求得的结果赋给左边的寄存器变量。下表说明了两者之间的关系：第34页，共63页，星期日，2025年，2月5日两者之间的关系:内部模式外部模式Reg_a=#10reg_b;begintmp=rg_b;#10reg_a=tmp;endReg_a=@(posedgeclk)reg_bbegintmp=rg_b;@(posedgeclk)reg_a=tmp;end第35页，共63页，星期日，2025年，2月5日例4-9一个包含延时的并行块

的两种描述形式方式一：对应于外部模式fork#10reg_a=reg_b;#10reg_b=reg_a;join方式二：对应于内部模式forkreg_a=#10reg_b;reg_b=#10reg_a;join第36页，共63页，星期日，2025年，2月5日4.3.3阻塞型过程赋值于非阻塞型过程赋值过程赋值语句的两种赋值方式：阻塞型过程赋值与非赋值型过程赋值。在过程赋值语句中，赋值算符“＝”被称为阻塞型过程赋值算符。前一条语句没有完成赋值之前，后面的语句不可能被执行。即前一条赋值语句没有执行，使得后面的语句都被阻塞住了（Blocking)，这种赋值过程称之为阻塞型赋值，相应的赋值语句被称为阻塞型赋值语句（BlockingAssignmentStatement).第37页，共63页，星期日，2025年，2月5日例4－10一个用于说明阻塞型赋值语句与非阻塞型赋值语句差别的例子。Moduledemo_blocking_or_non;Rega,b,c,d,e,f;/*方法一：blockingassignmentinaserialblock*/initiabegina=#101;b=#50;c=#11;end第38页，共63页，星期日，2025年，2月5日方