同步时钟切换电路设计与实现.pdfVIP

1.SCLK_SWITCH简介:

在有些电路中需要时钟切换，比如某个电路支持高速模式和低速模式，在

高速模式下系统工作在125M时钟，在低速模式下系统工作在3M时钟，在这

样的设计中需要动态的将时钟从高频切换到低频，或者从低频切换到高频，切

换过程可能会出现毛刺，是非常的，为了避免这个问题，有两种方法：

1、在时钟切换时，进入复位，只有当切换完成时，复位才结束2、

采用时钟切换电路。

2.SCLK_SWITCH规格:

同步时钟（两个时钟具有固定的相位关系）切换，不产生毛刺信号。

3.实现原理

0

CLK

1

1

DQ

DFF

CLK

如上图所示；CLK/2、CLK/4必须具有相同的相位关系，这个可以参考divider2_4章

节实现，然后时钟选择信号必须使用慢时钟来同步，思考下为什么？使用同步的时钟选择

信号即可用来选择时钟，这个输出的时钟就是一个没有毛刺的时钟。

看下面的时序图即可得出输出的时钟就是一个没有毛刺的时钟：

1.SCLK_SWITCH简介：

在有些电路中需要时钟切换，比如某个电路支持高速模式和低速模式，

在高速模式下系统工作在125M时钟，在低速模式下系统工作在3M时钟，

在这样的设计中需要动态的将时钟从高频切换到低频，或者从低频切换到高

频，切换过程可能会出现毛刺，是非常的，为了避免这个问题，有两种方

法：

1、在时钟切换时，进入复位，只有当切换完成时，复位才结束

2、采用时钟切换电路。

2.SCLK_SWITCH规格：

同步时钟（两个时钟具有固定的相位关系）切换，不产生毛刺信号。

3.实现原理

CLK/2

0

CLK_OUT

CLK

1

1

CLK/4

DQ

CLK_SELDFFCLK_SEL_SYNC

CLK

如上图所示；CLK/2,CLK/4必须具有相同的相位关系，这个可以参考divider2_4章节

实现，然后时钟选择信号必须使用慢时钟来同步，思考下为什么？使用同步的时钟选择信号

即可用来选择时钟，这个输出的时钟就是一个没有毛刺的时钟。

看下面的时序图即可得出输出的时钟就是一个没有毛刺的时钟：

4.Verilog硬件描述语言源代码

Verilog硬件描述语言代码为:

modulesclk_switch(//input

sys_clk,sys_rst_n,clk_sel,//

out