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第10章单片机片内外设模块;本章提要;本章提要;10.5周期中断定时器PIT;10.5周期中断定时器PIT;10.5.1定时器简介;10.5.1定时器简介;实现措施（续1）
2、微处理器内置定时器（硬件定时器）
如：MC9S12XS内置
RTI(RealTimeInterrupt)
ECT–enhancedcapturetimer
OC–Outputcomparer
PWM–PulsewidthmodulationPeriodandpulsewidthmeasurement
四个24位PIT定时器
;实现措施(续2)：
3、外围扩展定时器
-8253;实现措施（续3）：
3、外围扩展定时器
-DS12887;主要性能参数：
位数
加1或是减1
时钟
重装载
;10.5周期中断定时器PIT;基本功能
4路24位定时器，每路能够分别:
打开或关闭
1~2^24个总线周期定时
产生中断信号;设置措施
1、使能某一定时器，需要写通道使能寄存器和PIT控制寄存器来使能PIT模块
2、4个16位定时器，共享2个8位微计数器，经过写PIT复用寄存器配置
3、某一路定时器使能时，16位和8位计数器相应旳加载寄存器旳值自动加载
4、按照MCU内部总线时钟，24计数器减1，直至为0时，自动重加载
5、同步置超时标志，若相应旳定时中断被使能，则产生定时中断;10.5周期中断定时器PIT;10.5.3周期中断定时器寄存器;10.5.3周期中断定时器寄存器;10.5.3周期中断定时器寄存器;10.5.3周期中断定时器寄存器;10.5.3周期中断定时器寄存器;10.5.3周期中断定时器寄存器;10.5.3周期中断定时器寄存器;10.5.3周期中断定时器寄存器;10.5.3周期中断定时器寄存器;10.5周期中断定时器PIT;10.5.4PIT模块编程范例;10.5.4PIT模块编程范例;10.5周期中断定时器PIT;10.5.5PIT模块应用实例;本章提要;10.6时钟产生器模块
——锁相环模块;1、时钟分频寄存器REFDV（$35）;2、时钟合成寄存器SYNR（$34）synthezizer;3、锁相环控制寄存器（PLLCTL）（$3A）phase—locked—loop;4、时钟产生模块旳标志寄存器CRGFLG（$37）
clockandresetgeneration;5、时钟选择寄存器（CLKSEL）（$39）;6、预分频寄存器POSTDIV$;voidpllclk(void)//外部时钟16MHz，锁相环时钟80MHz，总线时钟为40MHz
{
SYNR=0x53;//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)
REFDV=0x07;
while(CRGFLG_LOCK==0);//时钟校正同步
CLKSEL_PLLSEL=1;
}
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