Tanner Too V15.00说明与功能概览.pdfVIP

TannerTools版本15.00

S‑Editv15.00中的新功能

Spice和Verilog‑A文本视图

S‑Edit现在支持Spice和Verilog‑A文本视图。可以为一个单元保存i)原理图、ii)

Spice和iii)Verilog‑A视图的任意组合。在进行仿真时所使用的视图，由设置仿真对

话框的层次结构优先级选项卡中定义的视图类型和视图名称的优先级列表决定。在导

出Spice时，导出Spice框中也有类似的列表。

Spice命令工具

用于新Spice命令的Spice命令工具现已在SetupSimulation框的附加

Spice命令页面中。单击命令...按钮可调用向导。

模型参数列表

现在可通过帮助菜单ModelsSupportedbyT‑Spice...在S‑Edit中查看一张表格，

该表格显示了T‑Spice中支持的所有模型。通过工具菜单ToolsT‑SpiceLibrary

Models可查看用于当前设计所指定库中的模型表格，通过ToolsT‑Spice

DeviceParameters...可查看设计中所有设备的器件参数表格。帮助菜单中的

ModelsSupportedbyT‑Spice表格显示了所有模型和器件的默认值，而工具菜单中

的表格则显示了当前设计仿真中实际使用的模型和器件值。

设计检查

设计检查的性能已得到显著提升。每个设计规则最多报告20个错误。新增了一个用于

检查线缆的设计检查功能。连接设计检查（例如连接不同宽度的总线）的

默认严重性现在改为错误（Error），而非之前的警告（Warning）。实例的设

计检查现在会忽略没有任何端口的符号，这可以防止该设计检查标记覆盖整个原理图

的框架实例。设计检查现在以不区分大小写的方式执行单元名称检查。不同库中具有

相同名称但大小写不同的单元名称现在会发出警告/错误。

错误修复

推入和弹出上下文的性能得到了显著提升。设计检查现在可以正确识别从不同库中实

例化的同元的情况。修复了在S‑Edit中创建的EDIF原理图文件导入时，“覆盖现

有视图”选项无法正常工作的问题。S‑Edit新增了一个仿真设置选项“保留所有仿真

结果”。当设置为True时，时间戳将附加到仿真结果文件夹，因此每次仿真都会保存

在唯一的文件夹中；当设置为False时，先前的结果将被覆盖。

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WhatsNewinS-Editv15.00

SpiceandVerilog-ATextViews

S-EditnowsupportsSpiceandVerilog-Atextviews.Anycombinationofi)schematic,

ii)Spice,andiii)Verilog-Aviewmaybesavedforacell.Theviewthatisusedwhen

simulatingisgivenbyaprioritylistofviewtypesandviewnamesdefinedinthe

HierarchyPrioritytaboftheSetupSimulationdialog.AsimilarlistisontheExport

SpicedialogforusewhenexportingSpice.

SpiceCommandTool