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D触发器的VerilogHDL编程*moduleflipflop(D,Clk,Q);inputD,Clk;outputregQ;always@(posedgeClk)Q=D;endmodule图形符号DQQ上升沿触发的D触发器（Edge-TriggeredDFlip-Flop)*图形符号DQQQQDclock123456P1P3P2P4可以完成与主从触发器相同的任务只使用6个与非门，因此用的晶体管较少有清零端和预置信号的D触发器（DFlip-FlopwithClearandPreset)*图形符号DQQQQClearPresetClearClearPresetClear沿触发的D触发器（Edge-TriggerdDFlip-Flop)*图形符号QQDclockPresetClearDQQClearPresetClearDQQClearDclkD触发器的VerilogHDL编程*DQQResetmoduleflipflop(D,Clk,Reset,Q);inputD,Clk,Reset;outputregQ;always@(negedgeResetorposedgeClk)beginif(!Reset)Q=0;elseQ=D;endendmoduleRS触发器（RSFlip-Flop)*图形符号RQQSreset1010H记忆QnQn00H-1Q输出禁止-11Hset001HQbarRSCLK动作输入-RS触发器=具有Reset和Set功能的触发器JK触发器（JKFlip-Flop)*-JK触发器=改善RS触发器0101Q(t)001x1111011Q(t)xx0Q(t+1)RSclockRS触发器的特征表JK触发器的特征表0101Q(t)001Q(t)1111011Q(t)xx0Q(t+1)KJclockJK触发器（JKFlip-Flop)*DQQclkQQK1100J01Q(t)0Q(t)110Q(t+1)K特征表JD=JQ+KQJK触发器（JKFlip-Flop)*DQQclkQQK1100J01Q(t)0Q(t)110Q(t+1)K特征表J图形符号JQQKJK触发器的VerilogHDLmoduleJKff(CLK,J,K,Q);inputCLK,J,K;outputQ;regQ;always@(posedgeCLK)case({J,K})2b01:Q=0;//J=0,K=1==Q=02b10:Q=1;//J=1,K=0==Q=12b11:Q=~Q;//J=1,K=1==Q=~QendcaseendmoduleJK触发器的VerilogHDL(reset,set功能）moduleJKff(CLK,J,K,Reset,Set,Q);inputCLK,J,K,Reset,Set;outputQ;regQ;always@(posedgeCLKorposedgeResetorposedgeSet)if(Reset)Q=1b0;elseif(Set)Q=1b1;elsecase({J,K})2b01:Q=0;//J=0,K=1==Q=02b10:Q=1;//J=1,K=0==Q=12b11:Q=~Q;//J=1,K=1==Q=~Qendcaseend
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