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二维材料晶体管亚阈值摆幅优化

一、引言

随着半导体技术持续向纳米尺度推进，传统硅基晶体管面临短沟道效应加剧、功耗攀升等瓶颈，寻找新型沟道材料成为后摩尔时代的关键课题。二维材料凭借原子级厚度、高载流子迁移率、无悬挂键表面等独特优势，被视为替代硅基材料的理想选择。其中，亚阈值摆幅（SubthresholdSwing，SS）作为衡量晶体管开关效率的核心参数，其优化直接关系到器件的低功耗特性与集成密度。理想情况下，室温下晶体管的亚阈值摆幅理论极限为60mV/dec（每十倍电流变化所需的栅压变化），但实际二维材料晶体管因界面缺陷、载流子隧穿等因素，SS往往高于这一极限。如何通过材料设计、结构调控与工艺优化降低SS，成为当前二维电子学领域的研究重点。本文将围绕二维材料晶体管亚阈值摆幅的基本原理、影响因素及优化策略展开系统论述，为低功耗晶体管的研发提供理论参考。

二、亚阈值摆幅的基本原理与二维材料的特殊性

（一）亚阈值摆幅的物理本质

亚阈值摆幅描述的是晶体管处于亚阈值区（即栅压低于阈值电压时）时，漏极电流随栅压变化的敏感程度。其数学定义为SS=dVg/d(logId)（Vg为栅压，Id为漏极电流），单位为mV/dec。从物理机制看，SS由器件内部载流子的产生与输运过程决定：当栅压降低时，沟道载流子浓度逐渐减少，漏极电流呈指数衰减。理想情况下，载流子仅通过热激发跨越势垒，此时SS受限于玻尔兹曼统计，室温下理论最小值为(ln10)kT/q≈60mV/dec（k为玻尔兹曼常数，T为热力学温度，q为电子电荷）。然而，实际器件中界面陷阱捕获-发射载流子、载流子隧穿势垒、沟道与栅介质间的电容耦合等非理想因素，会导致SS增大。

（二）二维材料对亚阈值摆幅的影响特性

与传统三维半导体（如硅、锗）相比，二维材料的原子级厚度（通常仅1-10个原子层）使其在抑制短沟道效应方面具有天然优势。例如，二硫化钼（MoS?）、黑磷（BP）、石墨烯等二维材料的德拜长度（载流子屏蔽库仑势的特征长度）与材料厚度相当，栅极电场可更有效地调控沟道电势，理论上能实现更陡峭的亚阈值特性。但二维材料的特殊结构也带来新的挑战：首先，二维材料与栅介质（如SiO?、HfO?）的界面通常存在高密度的陷阱态（如氧空位、悬挂键），这些陷阱会通过电荷捕获-发射过程延缓载流子的响应速度，导致SS增大；其次，部分二维材料（如石墨烯）的带隙为零，本征载流子浓度高，亚阈值区电流难以完全截止，也会影响SS的优化；此外，二维材料的机械柔性使其在器件制备过程中易受应力、污染等因素干扰，进一步增加了界面质量控制的难度。

三、亚阈值摆幅的优化策略与技术进展

（一）材料本征特性调控：带隙工程与缺陷控制

二维材料的带隙宽度直接影响亚阈值区的载流子浓度变化速率。以过渡金属硫族化合物（TMDs）为例，MoS?的带隙约为1.8eV（单层），WS?约为2.1eV（单层），这类中等带隙的材料在亚阈值区能实现更显著的载流子浓度调制。通过合金化（如MoS?(1-x)Se?x）或应变工程（如施加机械拉伸/压缩）可调节二维材料的带隙大小与类型（直接带隙/间接带隙），从而优化亚阈值特性。例如，实验表明，对单层MoS?施加2%的拉伸应变，其带隙可减小约0.1eV，同时载流子有效质量降低，亚阈值摆幅从95mV/dec降至80mV/dec。

缺陷工程是另一种重要手段。二维材料中的点缺陷（如硫空位、钼空位）会引入局域能级，成为载流子的陷阱或散射中心。通过等离子体处理（如H?、O?等离子体）或退火工艺可有效减少材料表面的缺陷密度。例如，在Ar/H?混合气氛中对MoS?进行300℃退火，可使界面陷阱密度从1×1013cm?2eV?1降至5×1012cm?2eV?1，对应的SS从120mV/dec提升至75mV/dec。此外，采用化学气相沉积（CVD）法生长高质量二维单晶，可减少晶界处的缺陷聚集，进一步降低陷阱态对SS的影响。

（二）器件结构设计：栅极工程与异质结构建

栅极结构的优化是调控沟道电势分布的关键。传统的单栅结构中，栅极电场仅从一侧调制沟道，而双栅（顶栅+底栅）或环栅结构可实现更均匀的电场分布，增强栅极对沟道的控制能力。例如，采用双栅结构的MoS?晶体管，顶栅与底栅同时施加偏压，可将沟道电势的调制效率提高30%，SS从110mV/dec降至65mV/dec。此外，引入高介电常数（高κ）栅介质（如HfO?、Al?O?）可增大栅电容，从而增强栅压对沟道载流子的调控能力。理论计算表明，当栅介质的介电常数从3.9（SiO?）提升至25（HfO?），栅电容增加约6倍，SS可降低约40%。

异质结结构通过界面处的能带对齐实现载流子的高效注入与调制。例如，将二维材料（如MoS?）与宽带隙二维材料（如h-BN）堆叠形成范德华异质结，h-BN作为栅介质层