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(完整word版)EDA-VerilogHDL期末复习题总结必过

姓名：__________考号：__________

题号

一

二

三

四

五

总分

评分

一、单选题(共10题)

1.1.VerilogHDL中，以下哪个关键字用于定义一个模块？()

A.module

B.architecture

C.entity

D.endmodule

2.2.在Verilog中，以下哪个是正确的线网声明语法？()

A.wire[3:0]a;

B.reg[3:0]a;

C.integera;

D.reala;

3.3.Verilog中，以下哪个语句用于实现异步复位功能？()

A.always@(posedgeclkornegedgerst)

B.always@(posedgeclk)

C.always@(negedgerst)

D.always@(posedgeclk,negedgerst)

4.4.在Verilog中，以下哪个关键字用于定义一个参数？()

A.parameter

B.const

C.variable

D.constant

5.5.Verilog中，以下哪个是正确的时序语句？()

A.always@(aorb)beginend

B.always@(posedgeclk)beginend

C.always@(negedgerst)beginend

D.always@(posedgeclkornegedgerst)beginend

6.6.在Verilog中，以下哪个关键字用于声明一个任务？()

A.task

B.function

C.procedure

D.routine

7.7.Verilog中，以下哪个是正确的实例化语句？()

A.a=new;

B.a:instancea;

C.a:instanceofa;

D.instancea=new;

8.8.在Verilog中，以下哪个关键字用于声明一个函数？()

A.function

B.task

C.procedure

D.routine

9.9.Verilog中，以下哪个是正确的逻辑运算符？()

A.

B.||

C.==

D.

10.10.在Verilog中，以下哪个是正确的条件赋值语句？()

A.if(a)a=b;

B.case(a)a=b;endcase

C.switch(a)a=b;endswitch

D.if(a==b)a=b;

二、多选题(共5题)

11.1.VerilogHDL中，以下哪些是Verilog的信号类型？()

A.wire

B.reg

C.integer

D.real

12.2.以下哪些是VerilogHDL中的时序控制关键字？()

A.always

B.initial

C.always_comb

D.always_ff

13.3.在Verilog中，以下哪些是Verilog中支持的逻辑运算符？()

A.

B.|

C.^

D.~

14.4.以下哪些是Verilog中用于模块实例化的关键字？()

A.instance

B.endmodule

C.end

D.endinstance

15.5.以下哪些是Verilog中用于参数化模块的关键字？()

A.parameter

B.localparam

C.defparam

D.instanceparam

三、填空题(共5题)

16.1.Verilog中，用于声明时序逻辑模块的语法是______。

17.2.在Verilog中，用于声明模块输入和输出的关键字是______。

18.3.Verilog中，用于声明参数的关键字是______。

19.4.Verilog中，用于声明线网（连接模块内部的信号）的关键字是______。

20.5.Verilog中，用于声明寄存器（用于存储数据）的关键字是______。

四、判断题(共5题)

21.1.Verilog中的reg类型变量可以像C语言中的变量一样直接赋值。()

A.正确B.错误

22.2.Verilog中的always块总是按照一定的时序执行。()

A.正确B.错误

23.3.在Verilog中，可