跨时钟域信号处理与FP时序控制设计.pdfVIP

首先，这个项目是基于单片机的应用.下面简单看下11.0592MHz的51单

片机的读写时序图吧。

大体和上面的波形相差无几，地址总线没有画出来，不过地址总线一般

是会早于片选CS到来，并且晚于片选信号CS撤销（这个不是，但

是至少对于下面的应用是这样）。

我们现在的工作是作为MCU的从机，即模拟MCU的扩展RAM。MCU若

发出写时序，FPGA就得在数据稳定于数据总线时将其锁存起来；MCU发出读

时序，FPGA就要在MCU锁存数据的建立时间之前把数据放到数据总线上，并

且到MCU锁存数据的保持时间结束后才能将数据撤销。基本上，我们要干的就

是这些活，下面讨论verilog在设计上如何实现，但是限于篇幅，不对时序分析

做讨论，假定这是一个很理想的总线时序。

其实这个MCU的读写时序的时间相对还是很充裕的，因为我们的FPGA

用的是50MHz的晶振。所以一个很基本的想法是要求我们把MCU端的信号同

步到FPGA的时钟域上，达到异步信号的同步处理。

verilog代码：

//

//

inputclk;//50MHz

inputrst_n;//复位信号，低有效

inputmcu_cs_n;//MCU片选信号，低有效

inputmcu_wr_n;//MCU写信号，低有效

input[3:0]mcu_addr;//MCU地址总线

input[7:0]mcu_db;//MCU数据总线

reg[3:0]mcu_addr_r;//mcu_addr锁存寄存器

reg[7:0]mcu_db_r;//mcu_db锁存寄存器

//////mcu_cs_n和mcu_wr_n同时拉低时wr_state拉低，表示片选并写选通

wirewr_state=mcu_cs_n||mcu_wr_n;//写状态标志位，写选通时拉底

always@(posedgeclkornegedgerst_n)

if(!rst_n)begin

mcu_addr_r=4’h0;

mcu_db_r=8’h00;

end

elseif(!wr_state)begin

mcu_addr_r=mcu_addr;//mcu_addr锁存寄存器

mcu_db_r=mcu_db;//mcu_db锁存寄存器

end

wirepos_wr;//MCU写状态上升沿标志位

regwr1,wr2;//MCU写状态寄存器

always@(posedgeclkornegedgerst_n)

if(!rst_n)begin

wr1=1b1;

wr2=1b1;

end

elsebegin

wr1=wr_state;

wr2=wr1;

end

assignpos_wr=~wr2wr1;//写选通信号上升沿pos_wr拉高一个时钟周

期

上面的代码就是基于MCU发出的异步时序的一种同步处理。当然了，这

种处理是基于特定的应用。MCU写选通撤销时，pos_wr信号（使用了脉冲边沿

检测方法处理）会拉高一个时钟周期，就可以利用此信号作为后续处理的状态

机中的一个指示信号。然后对已经锁存在FPGA相应寄存器里的地址总线

和数据总线进行处理。

另外，对于mcu_addr_r和mcu_db_r的锁存为什么要在wr_state为低时

进行，wr_state拉低期间即MCU片选和写选通同时有效期间数据总线/地址总

线一定是稳定的，而为了有更充足的