配套例程example-verilog说明.pdfVIP

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逐行解释:

3-16:端口列表:ClkIn-时钟输入;StartEwen-启动命令,高电平时进行复位;SK-AT93C46

时钟信号;CS-AT93C46片选信号;DI-AT93C46输入输入信号。

14-15:端口输入输出。

21:重新端口为reg型,这样就可以在always里赋值了。

22:定义一个计数器,通过这个计数器形成一个小的状态机。

25-33:通过组合逻辑产生SK。只在操作的时候SK才有信号,其他的时候是低电平。

27-28:StartEwen为高电平时,SK置为0。

30-33:只在Cnt为0-10时(这段时间就是使能操作周期)才将输入时钟ClkIn赋

值给SK,其他的时候都为低电平。相当于一个选择器,在适当的时候将

ClkIn选通给SK。

37-70:时序逻辑产生SK和DI信号。

38-42:异步复位。Cnt,置CS为0,表示无效操作时间。

43-69:通过一个case语句,完成SK和DI的时序。

45:通过Cnt对ClkIn上升沿进行计数。

46-69:根据Cnt进行case分支处理

47-51:CS拉高,开始使能操作;将DI拉高,传输起始位SB(关于AT93C46

的数据传输格式,可参考文档《SPI-AT93C46的介绍与操作说明》)

52-53:发送操作码“00”。

56-61:发送地址。其中前两位“11”,后5位不关心,在这里置为0。

62-66:使能操作完毕,拉底CS,并置DI为0。

67-68:置Cnt为11,这样这个段always就死循环在这句话了。只有当下一

次启动脉冲StartEwen到来,才会再执行一遍这个使能操作。

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