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1引言
本用户指南描述了DigilentRGB到DVI编知IP快速
识。此IP直接连接到DVI1.0规范中定义的源设备
支持的设备
的原始最小化差分信号(TMDS)时钟和数据通道输出。系列Zynq®‑7000,7系列
它对24位RGB数据以及像素时钟和同步信号进行
_
支持的用户Xilinx:vidio
编码。接口Digilent:TMDS
随
2特性设计文件VHDL
仿真模型VHDL行为级
•直接连接到顶层数字接口(DVI)端口
•24‑位（带同步信号的时钟并行数据）约束文件XDC
输入•支持的分辨率：1920x1080/60Hz至软件驱动程序N/A
800x600/60Hz（148.5MHz–40MHz）•使用测试的设计流程
的Digilent接口：TMDSVivadoTM设计
设计输入
套件2014.3
Vivado综合
3性能综合2014.3
_
IP对其所需的时钟没有限制。例外情况是上下文外综合，此时rgb2dviooc.xdc包含必要的约束
条件。然而，此文件在顶层综合中不使用。因此，需要在顶层设计中手动或通过依赖自动派生
的约束条件来约束时钟，如果使用时钟修改块的话。信息请参见[1]。
尽管IP本身支持DVI1.0规范中规定的最大频率（165MHz）的像素时钟，但实际的最大频率可
能会根据实际的FPGA型号或速度等级而降低。请查阅零件以获取FMAX_BUFIO，这是导致
_
时序失败的最可能。RGBPixelClk应限制为FMAX_BUFIO/5。因此，这是该FPGA系列和速度等
级支持的最大像素时钟频率。
1Introduction
ThisuserguidedescribestheDigilentRGB-to-DVI
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