《数字电路与逻辑设计》_数电4-组合逻辑电路2024.pptxVIP

内容回顾

布尔逻辑量

布尔逻辑运算

布尔逻辑函数

数字逻辑电路;

授课内容

数字电路设计;

组合电路

·信息加工和处理算法中的数学计算、比较、选择、分配、编码和译码等重要操作电路都属于组合电路。

●组合电路是无反馈电路，即当前输出只与当前输入有关，相同的输入产生相同的输出。;

组合电路的分析

·分析方法

·从输入端开始，逐级推导出输出端的逻辑函数表达式

·根据逻辑函数表达式列出真值表

·根据真值表的内容概括出电路的功能;

组合电路的分析

·某设备的控制电路图3-1所示，分析该组合电路的逻辑功能。

从输入量A、B和C开始逐级推导;

组合电路的分析

·硬件描述语句，

·有时分析语句即可知道功能，有时要列出真值表通过观察得到功能，有时需要语句分析与列真值表相结合。

【例】分析下面Verilog语言描述的逻辑电路的功能。

moduletest(A,B,C,F);

inputA,B,C;

outputregF;

wire[1:0]x;

assignx=A+B+C;

always@(*)

if(x2d2)

F=1b0;

else

F=1b1;

endmodule;

组合电路设计

·设计某种功能的电路时，首先进行逻辑抽象，即将文字描述的逻辑命题转换为真值表；然后根据真值表和选用的逻辑器件类型写出相应的逻辑函数表达式。

·在逻辑抽象中，先分析逻辑命题，确定输入和输出变量；再采用二值逻辑的0和1分别对输入和输出进行值描述(即0和1的含义),并列出输出和输入之间的逻辑真值表。;

组合电路设计

【例】某产品重量检测单元电路有四个输入D?D?D?D?(其组合值为输入的产品重量值)和3个输出信号F(不足)、FM(合格)和FH(超重)。输入输出关系为：

(1)仅当质量值小于5时F=1,其它情况F=0;

(2)仅当质量值大于10时F=1,其它情况FH=0;

(3)仅当质量值不小于5且不大于10时FM=1,其它情况FM=0。设计该单元电路。;;

·③最小项表达式

·④逻辑电路图;

组合电路设计

·输出逻辑函数表达式为：

Fz=D?D?+D?D?D?=(D?+D?)(D?+D?+Do)

FH=D?D?+D?D?D?;

组合电路设计

moduletest(D,FL,FM,FH);

input[3:0]D;

outputregFL,FM,FH;

always@(*)

if(D4d5)

{FL,FM,FH}=3b100;elseif(D=4d10)

{FL,FM,FH}=3b010;else

{FL,FM,FH}=3b001;

endmodule;

·【例】某比赛项目有三个裁判，每个裁判有一个表决按钮，按下按钮表明“通过”。运动员最终成绩通过是否亮灯来表示，灯亮表示“通过”,灯灭表示“未通过”。仅当两个或两个以上裁判按下按钮时，灯才亮。

·①输入输出定义

·有三个表决按钮，分别采用三个输入A、B和C来表示按钮状态，当按钮按下时，相应的变量值为0,否则为1。灯控信号采用输出F表示，F为1时灯亮，

为0时灯灭

(a)输入(b)输出;

A;

moduletest(A,B,C,F);

inputA,B,C;

outputregF;

always@(*)

case({A,B,C})

0,1,2,4:F=1b0;

3,5,6,7:F=1b1;endcase

endmodule;

加/减法器

1.全加器

最基本的加法器是两个比特相加的一位二进制数加法，其数学公式为(Co,S)=A+B+C,其中A和B是两个本位加数，C为低位向本位的进位，S为本位和，Co为本位向高位的进位。该加法器也称为全加器。

问题：算术逻辑单元ALU如何设计?

支持加、减、乘、除、与、或、非运算，由控制线控制;

CAB;

半加器

·没有低位进位的加法器称为半加器，即(Co,S)=A+B;

CI;

多位加/减法器

·多位加/减法器通常由全加器级联构成。

·2位加法器

·在数学运算中，两位数加是从最低位开始，逐位相加。最低位的A?、B?和C相加，结果为Coo和S?,将Co?作为C?,参加高位的加运算，A?、B?和C?相加结果为Co和S1。

Co

(a)电路结构(b)逻辑符号;

·以此类推，n位加法器由一个n-1位加法器和一个全加器级联而成，