敏捷硬件开发语言Chisel与数字系统设计 课件 第7章 多时钟域设计.pptx

7.多时钟域设计;

目录

一、没有隐式端口的模块

二、定义一个时钟域和复位域

三、使用时钟负沿和低有效复位

四、示例：异步FIFO

五、总结;

一、没有隐式端口的模块;

没有隐式端口的模块

1.1RawModule

继承自Module的模块类会获得隐式的全局时钟与同步复位信号，

当我们不需要这两个隐式端口时，则可以选择继承自RawModule,这样在转换成Verilog时就没有隐式端口。;

importchisel3.

importchisel3.experimental._

import

chisel3.stage.ChiselGeneratorAnnotation

c