Cadence PCB信号与电源性设计及分析解决方案.pdfVIP

简化高速互连在数字上的创建

集成的高速设计和分析环境简化了数字上高速互连的创建。从简单到高级的一

系列功能使电气工程师能够在设计周期的所有阶段探索、优化和解决与信号完整性和电源完整

性相关的问题。通过启用基于约束的设计流程，这一独特环境加速了首次设计成功的时间，同

时降低了最终产品的总体成本。

CadencePCB信号和电源完晶体管级模型导入向导准备了与原生•通过直流和交流电源分析优化

整性SPICE仿真器一起运行的模型。此外，了电源稳定性和传输。

使用表示制造公差的模型进行拓扑探

CadencePCB信号完整性(SI)和电

索使工程师能够提高产量。•串行链路设计方法支持预布线和后布

源完整性(PI)技术了一个可扩展

线技术，这些技术指导实现，筛选

且具有成本效益的预布局和后布局系

已布线的设计，并设计人员对适当

统互连设计和分析环境。它们在板级

CadencePCBSI技术通过高度的信号进行快速、准确和详细的百万位

和系统级高级分析。Cadence

集成的设计和分析环境消除了运行模模拟，使用的I

PCBSI和PI产品与Cadence

拟时转换设计数据库的需求。设计人BIS‑AMISerDes模型。

Allegro®PCBDesigner和Allegro

员还可以虑封装设计对信号从

DesignAuthoring紧密集成，实现

到的整体性能的影响来准确

端到端、基于约束的高速PCB系统设

解决不断缩小的定时预算问题。集成

计。•复杂源同步并行接口的时序预算可

流程对于设计人员来说非常有价值，

他们现在可以轻松地执行复杂高速以通过优化的总线分析解决方案高效

CadencePCBSI技术通过使设计人PCB系统的预布局和后布局提取和验验证。

员能够在整个设计过程中处理高速问证。

题，解决了由设计密度增加、数据传

输速度加快和产品设计周期缩短带来特性

的设计。这种方法允许设计团队集成高速设计与分析

在设计过程的后端消除耗时的迭代。

Benefits

它还使他们能够在最小化整体产品成

为了消除设计转换问题的风险，

本的同时最大化电气性能。IBIS建模•高度集成的设计和分析环境消除了

AllegroPCBSI与AllegroPCB

得到原生支持，此外还支持容易出错且耗时的设计转换需求

Designer无缝集成，并允许在电路板设

CadenceDML。