《电子技术基础》_第6章.pptVIP

图6-3-287485的逻辑符号返回表6-3-147485逻辑功能表返回图6-4-11型冒险返回图6-4-20型冒险返回图6-4-5接滤波电容消除冒险返回图6-5-1PLD基本结构返回图6-5-2互补缓冲器返回图6-5-3阵列连接方式返回图6-5-4阵列连接方式返回图6-5-5PLA逻辑阵列返回图6-5-6PAL逻辑阵列返回图6-5-7GAL逻辑阵列返回图6-5-8CPLD基本结构框图返回图6-5-9FPGA基本结构框图返回图6-5-10EDA设计流程返回图6-1-6三态门逻辑符号返回表6-1-1三态与非门功能表返回图6-1-7三态门实现分时传送返回图6-2-1组合逻辑电路示意框图返回图6-3-1编码器示意图返回表6-3-14-2线编码器功能表返回图6-3-2二进制编码器电路图返回表6-3-24-2线优先编码器的功能表返回图6-3-3二进制优先编码器电路图返回图6-3-474148的引脚图、逻辑符号返回表6-3-374148的逻辑功能表返回表6-3-4附加输出信号的状态及含意返回图6-3-774138逻辑符号返回表6-3-674138逻辑功能表返回图6-3-97442逻辑符号返回表6-3-77442逻辑功能表返回图6-3-10数据分配器返回图6-3-11七段发光二极管返回图6-3-12发光二极管的两种接法返回图6-3-137448的逻辑符号返回表6-3-87448的逻辑功能表返回表6-3-974153逻辑功能表返回图6-3-1574151的逻辑符号返回表6-3-1074151逻辑功能表返回表6-3-11半加器真值表返回图6-3-22半加器电路及符号返回表6-3-12全加器真值表返回图6-3-23全加器电路及符号返回图6-3-24串行进位加法器逻辑电路返回图6-3-2574283逻辑符号返回表6-3-13一位数值比较器真值表返回图6-3-27一位数值比较器逻辑电路返回6.3几种常用的中规模集成器件

低位开始逐级向高位传送，最低位的进位输入信号接地。由此可知，每一位的相加结果都必须等到低一位的进位输出产生后才能进行运算，最高位的全加器必须等到所有低位完成加法运算后，才能得到运算结果。因此，串行进位加法器的运算速度较低，随着位数的增加，其速度会越来越低。但由于实现电路简单，在一些中低速数字设备中被广泛应用。2）并行进位加法器为了提高运算速度，必须设法减少进位信号逐级传输导致的时间延迟，故采用超前进位的方法来实现多位数的相加，这样的加法器称为并行进位加法器。上一页下一页返回6.3几种常用的中规模集成器件

从一位全加器可知：设则上一页下一页返回6.3几种常用的中规模集成器件

从上面的式子可以看到，Si、C3、C2、C1、C0函数的表达式中的变量Pi、Gi在加数和被加数输入的情况下，可以立即计算出来，而C?1一般情况下接0。因此，四个进位信号可以被同时获得，而无须像串行进位加法器一样，高一位的相加结果必须等到低一位的进位输出产生后才能进行运算，大大提高了运算速度。我们常称这种进位方法为“快速进位”或“超前进位”，这种方法构成的加法器为超前进位加法器或并行进位加法器。并行进位加法器中常见的产品是74283，其逻辑符号如图6?3?25所示。上一页下一页返回6.3几种常用的中规模集成器件

其中：A3A2A1A0、B3B2B1B0为两个4位二进制的加数和被加数；CI为进位输入，CO为进位输出；S3S2S1S0为4位和的输出；A3A2A1A0+B3B2B1B0+CI相加的结果为COS3S2S1S0。6.3.5数值比较器能对两个二进制数进行比较，判断其大小关系的数字逻辑电路称为数值比较器。1.一位数值比较器设A和B为两个一位二进制数，比较其大小，则有三种输出结果：AB时，输出FAB为1，其余输出为0；A=B时，输出FA=B为1，上一页下一页返回6.3几种常用的中规模集成器件

其余输出为0；AB时，输出FAB为1，其余输出为0。其真值表如表6?3?13所示。由真值表可得到输出函数的逻辑表达式：根据输出函数表达式，则得到一位数值比较器的逻辑电路如图6?3?27所示。2.集成数值比较器常见的集成数值比较器为4位数值比较器。集成数值4位比较器7485的逻辑符号如图