2025年数字逻辑设计与实验教程核心实验解析与技巧掌握.pdfVIP

1、熟悉EDA工具的使用；仿真基本门电路。

2、仿真组合逻辑电路。

3、仿真时序逻辑电路。

4、基本门电路、组合电路和时序电路的程序烧录及验证。

5、数逻辑综合设计仿真及验证。

试验汇报

1、基本门电路

一、试验目的

1、理解基于Verilog的基本门电路的设计及其验证。

2、熟悉运用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02.74HC04.74HC08、74HC32、74HC86进行VerilogHDL设

计的措施。

二、试验环境

Libero仿真软件。

三、试脸内容

1、掌握Liber。软件的使用措施。

2、进行针对74系列基本门电路的设计，并完毕对应的仿真试验。

3、参照教材中对应章节的设计代码、测试平台代码（可自行编程），完毕74HC00.74HC02、74HC04.74HC08、

74HC32.74HC86对应的设计、综合及仿真。

4、提交针对74HC00、74HC02、74HC04.74HC08、74HC32、74HC86住（域一秤）的综合成果，以及对应

的仿真成果。

四、试验成果和数据处理

1、所有•模块及测试平台代码清单

//74HC00代码-与非

//74HC00.V

moduleHC00(DataA,I)ataB,Y);

input[30]DataA,DataB;

output|30]Y;

assignY=-(AB);

endmodule

//74HC00测试平台代码

//testbench,

(imcscalcIns/Ins

moduletestbench();

reg[4:1]a,b;

wire|4:1]y;

HCOOul(a,b,y);

initial

begin

a=4b0000;b=4b0001;

#1()b=b«l;

#10b=b«1:

#10b=b«l;

aMblllkbMbOOOI;

#10b=b«l;

#l()b=b«l;

#10b=b«l;

end

cndnioclulc

//74HC02代码-或非

moduleHC02(A.B,Y);

input[4:I]A,B;

output[4:1]Y;

assignY=~(A|B);

cndmodulc

//74HC04代码-非

moduleHC04(A,Y);

input[4:1]A;

output|4:1]Y;

assignY=~A;

cndniodule

//74HC08代码-与

moduleHC08(A.B,Y);

input[4:1]A,B;

output

assignY=AB;

endmodule

//74HC32代码-或

moduleHC32(A.B,Y);

MilYIBAMXgMIr»4»x

3、综合成果截（留）。将（有关窗口调至合适大小，使RTL图能完整显示，