CN114188333A 一种半导体存储器及其制作方法、电子设备 （长江存储科技有限责任公司）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(43)申请公

(10)申请公布号CN114188333A布日2022.03.15

(21)申请号202111340824.X

(22)申请日2020.05.07

(62)分案原申请数据

202010377292.62020.05.07

(71)申请人长江存储科技有限责任公司

地址430074湖北省武汉市东湖新技术开

发区未来三路88号

(72)发明人赵祥辉曾臻阳叶军张文杰

(74)专利代理机构北京派特恩知识产权代理有限公司11270

代理人高洁张颖玲

(51)Int.CI.

HO1L27/11519(2017.01)

HO1L27/11524(2017.01)

HO1L27/11551(2017.01)

H01LHO1LHO1L

HO1LH01L

27/11556(2017.01)

27/11565(2017.01)

27/1157(2017.01)

27/11578(2017.01)

27/11582(2017.01)

权利要求书2页说明书5页附图5页

(54)发明名称

500410

500

410

300

210

220

村底

(57)摘要

CN114188333A本发明提供了一种半导体存储器及其制作方法、电子设备，包括：衬底；位于衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；位于阵列共源隔断层背离衬底一侧的阵列共源连接层；覆盖阵列共源连接层背离衬底一侧、且填充至相邻阵列共源连接层之间凹槽处的绝缘填充层，绝缘填充层包括对应阵列共源连接层的通孔；位于绝缘填充层背离衬底一

CN114188333A

CN114188333A权利要求书1/2页

2

1.一种半导体存储器，其特征在于，包括：

交替排列的多个控制栅堆叠结构和多个阵列共源极；

位于所述阵列共源极上的阵列共源连接层；

位于所述阵列共源连接层上和相邻所述阵列共源连接层之间的间隔处的绝缘层；

位于所述绝缘层中且对应于所述阵列共源连接层的通孔；

以及，位于所述绝缘层背离所述阵列共源连接层一侧、且通过所述通孔连接相邻两个所述阵列共源连接层的桥连结构；其中，所述控制栅堆叠结构包括彼此对置的第一表面和第二表面，相比于所述第二表面，所述第一表面更靠近所述桥连结构，所述桥连结构在所述第一表面所在平面上的正投影至少部分与所述控制栅堆叠结构重叠。

2.根据权利要求1所述的半导体存储器，其特征在于，所述阵列共源连接层包括彼此对置的第三表面和第四表面，相比于所述第四表面，所述第三表面更靠近所述绝缘层，所述通孔在所述第三表面所在平面上的正投影与所述阵列共源连接层重叠。

3.根据权利要求1所述的半导体存储器，其特征在于，所述绝缘层至少部分位于所述桥连结构和所述控制栅堆叠结构之间。

4.根据权利要求1所述的半导体存储器，其特征在于，所述绝缘层对应所述桥连结构处包括沟槽，所述桥连结构位于相应的沟槽内。

5.根据权利要求1所述的半导体存储器，其特征在于，所述桥连结构与所述阵列共源连接层的材质相同。

6.根据权利要求1所述的半导体存储器，其特征在于，所述桥连结构与所述阵列共源连接层的材质包括金属。

7.根据权利要求6所述的半导体存储器，其特征在于，所述金属包括钨。

8.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器为3DNAND存储器。

9.根据权利要求1所述的半导体存储器，其特征在于，所述阵列共源极与所述阵列共源连接层的材质不同。

10.根据权利要求9所述的半导体存储器，其特征在于，所述阵列共源极的材质包括掺杂多晶硅，所述阵列共源连接层的材质包括钨。

11.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括衬底，所述衬底位于所述控制栅堆叠结构和所述阵列共源极远离所述桥连结构的一侧。

12.根据权利要求1至11中任一项所述的半导体存储器，其特征在于，所述桥连结构自相邻两个所述阵列共源连接层中一个所述阵列共源连接层的一端延伸至另一个所述阵列共源连接层的一端；且在沿所述桥连结构延伸的方向上，所述阵列共源连接层的部分结构与所述桥连结构错开设置。

13.一种半导体存储器的制作方法，其特征在于，包括：

提供一基底，所述基底包括交替排列的多个控制栅堆叠结构和多个阵列共源极；位于所述阵列共源极上的阵列共源连接层；位于所述阵列共源连接层上和相邻所述阵列共源连