15FPGA设计方法和准则培训教材电子互联.pptVIP

FPGA设计方法和准则波分设计开发部本课程目的主要针对FPGA设计的有关问题进行讨论期望就FPGA设计的一般问题达成共识面向对象：具有初步的FPGA设计经验目的是大家一起共同提高FPGA设计水平目录1、FPGA器件结构2、同步电路设计3、时钟信号设计4、状态机设计5、异步数据同步处理6、信号时延处理7、电路约束8、常用电路设计方法9、可测性设计10自学资料1、FPGA器件结构1.1、FPGA含义1.2、FPGA特点及适应的电路结构模型1.3、逻辑单元1.4、时钟资源1.5、专用资源1.6、常用EDA工具1.1、FPGA含义FieldProgrammableGateArray现场可编程门阵列Field的含义：厂家生产时FPGA只是个未被配置的半成品器件其功能和电路在用户使用时定义生产厂家：1.2、FPGA特点及适用的电路结构模型(1)丰富的IO资源丰富的触发器资源丰富的互连线资源与FF比例固定的组合逻辑资源LUT内嵌RAM块1.2、FPGA特点及适应的电路结构模型(2)触发器资源丰富，适合同步时序电路1.3、逻辑单元

1.4、时钟资源1.5、其它专用资源高端器件有专用硬核:SERDES（SERializerDESerializer）BlockRAMDSP模块外部存储器接口电路:DDR、DDRII、DDRIII专用功能硬核1.6、常用EDA工具XilinxISE--FPGA开发平台AlteraQuartus--FPGA开发平台LatticeispLEVER--FPGA开发平台 MentorModelSim--FPGA仿真工具SynplicitySynplify--FPGA综合工具2、同步电路设计2.1、同步与异步电路2.2、同步电路的优缺点2.3、异步电路的优缺点2.4、同步电路的设计规则2.5、同步与异步复位2.1、同步与异步电路同步电路：由时序电路和组合逻辑电路构成的电路，所有电路在同一个时钟信号控制下进行翻转，电路的状态变化都是在时钟的上升边沿(或下降沿)完成的。异步电路：由组合逻辑电路组成，或有时序电路但时序电路没有统一的时钟控制。通常电路的状态和信号的变化随输入信号而变化，没有统一的变化起始时刻。通常只有在输入信号稳定后电路的状态才逐步确定。2.2、同步电路优缺点同步电路的优点电路状态变化由时序电路控制，所有信号在时钟沿统一开始变化电路可以避免毛刺，避免受到温度、电压、工艺的影响，使设计更可靠容易进行流水线设计，提高运行速度可利用先进的设计工具，如静态时序分析（STA），便于电路错误分析，验证设计时序性能，加快设计进度有利于代码修改和移植2.3、异步电路的优缺点异步电路的优点:异步电路工作速度快，输出变化不需要等待时钟沿；同样的实现功能，比同步电路消耗较少的资源；不需要时钟，翻转少，功耗低。异步电路的缺点:容易产生毛刺；信号时序关系很难控制；不利于静态时序分析（STA），以及设计时序验证；不利于器件移植。2.4、同步电路的设计规则处于同一个时钟域中的所有时序电路采用同一个工作时钟；工作时钟采用全局时钟引脚输入，走全局时钟布线，保持最小的时钟抖动和skew；触发器采用同一个时钟边沿（默认上升沿）触发；不同时钟域之间数据传递需要通过电路隔离；电路中所有寄存器、状态机在上电复位时应处于已知状态；电路时钟域中只进行工作频率约束，不对信号进行延迟时间约束。不建议使用的电路(1)不建议使用组合逻辑时钟或门控时钟；不建议使用行波计数器；避免采用多个时钟，多用使能端来解决需求；触发器的置/复位端避免毛刺，最好只用一个全局复位信号；避免“逻辑环”，避免“锁存器”。不建议使用的电路(2)门控时钟gateclock2.5、同步与异步复位同步复位的优缺点同步复位的一个优点在于复位只发生在时钟边沿，这一特点使得时钟就像一个滤波器可以滤除复位信号上的大多数毛刺；另一个优点在于其能使得设计中所有的路径均为同步路径，在时序分析和设计重用时也显得更为方便一些。首先复位必须依赖于时钟，在没有时钟的情况下复位信号将被忽略；其次虽然时钟的引入可以滤除大多数复位信号毛刺，但如果毛刺或者复位信号的正常变化发生在时钟的上升沿附近，则有可能造成寄存器的建立或保持时间不满足从而导致寄存器输出不定态。异步复位的优缺点可以在任何需要的时候将逻辑复位到初始状态，初次上电时并且对初始状态不敏感情况下可以采用。最大缺点也恰恰因为它是异步的，可以