设计8位加法器.pdfVIP

E

D

A

技

术

及

应

用

实

验

报

告

姓名：XXX

班级：XXX

学号：XXX

-1-

XX大学XX学院

实验/上机报告

课程名称：EDA技术及应用专业：电气工程及其自动化成绩：

指导教师：XXX姓名：XXX日期：2013/10/9

项目序号：实验一学号：XXX时间：星期三

项目名称：设计一个8位加法器组号：地点：XXX

一、实验目的

设计一个8位加法器。

二、实验环境

QuartusII7.0开发系统

三、实验内容

以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，

并讨论此加法器的电路特性。

四、实验过程

设计思想：

8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，

用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加

器采用元件例化的方式实现加法器。

实验步骤：

1、设计一个全加器

新建工程，建立源文件，输入VHDL设计文件，如下图所示：

-2-

完成设计文件输入后，保存文件。

选用器件型号cyclone2，芯片EP2C8Q208C8

编译后使用器件资源情况、引脚配置情况（硬件实验）

所选引脚：

语法检查：

-3-

编译结果：

对文件进行编译、仿真，以下是仿真结果，如图所示：

由图可知仿真结果正确。

五、实验总结

这次实验是我首次实践QuartusII7.0开发系统，在实验之前老师带我们深刻认识

和学习了这个软件，同时也让我对QuartusII7.0开发系统有了初步的了解，本学期周三

的第一次实验是设计一个8位二进制加法器，而8位二进制加法器可以由8个全加器通过级

联的方式构成。根据全加器原理，用VHDL设计一个8位二进制数的加法器，我们可以先设

计一个一位全加器，然后再利用一位全加器来采用元件例化的方式从而实现加法器。

首先有了设计思路后，我先用VHDL设计了一个全加器full_adder.vhd，通过编译、

仿真成功后，使用元件例化的方式，从而根据原理图设计了一个8位的加法器adder8.bdf，

-4-

虽然在这个过程中出现少许问题，但是通过不断的调试，我还是得出了正确的仿真图形。

建立VHDL源文件以后，保存为add1.vhd文件名，编译、仿真，但在这个过程中出现

少许问题，在仿真时给输入信号添加信号时不能确定到底应该怎么添加。但是在老师的悉心

指导下，我明白了错误根源在哪里，同时也明白了如何改正错误。

在对8位的加法器进行仿真时，必须使用功能仿真，这样其结果才是正确的，不少同

学用时序仿真，导致得到错误和警告。在本次实验过程中，虽然出现了很多问题，但正是因

为在操作过程中发现了很多问题并且通过对这些问题的解决，我对QuartusII7.0开发系

统环境也有了更深入的了解和认识。

这次实验课给我最大的收货就是：我觉得自己在操作动手能力方面又有了提升，不仅

对QuartusII7.0开发系统有了一定的认识和了解，也学会了发现问题和改正问题。所以

说要想真正学一门知识，都要自己去摸