AI加速器PCIe卡行业洞察.pdfVIP

1.AI加速器PCIe卡定义

AI加速器PCIe卡作为一种关键接口，用于集成先进的AI处理能力，充当连接主机系

统与AI加速硬件的桥梁，实现数据传输的流畅。它利用AI算法优化计算任务，显著提升

处理速度和效率。该卡设计用于支持复杂的AI模型，提供必要的计算能力以精确快速地执

行深度学习、机器学习和神经网络操作。通过将密集的AI计算从CPU卸载，它确保主机

系统在包括数据分析、实时决策和高级模拟在内的各种应用中保持高性能。

图1：AI加速器PCIe卡产品图片

来源：QYResearch机械及设备研究中心

2.AI加速器PCIe卡的发展因素

2.1.高速互连进化：AI加速器PCIe卡性能跃迁的核心驱动力

AI/ML工作负载对带宽与时延的极端需求，决定了PCIe卡必须围绕“更快、更远、更

稳”持续演进，其发展因素集中体现在协议速率迭代、链路形态扩展与关键辅助芯片协同三

方面：首先，PCIe协议代际加速显著缩短，链路速率从PCIe5.0的32GT/s快速跃迁至6.0

的64GT/s，并向7.0的128GT/s演进，为AI加速器PCIe卡在既定通道数（x16）下提供

成倍提升的理论带宽，直接缓解GPU/加速卡与CPU、内存及其他加速器之间的数据“饥饿”；

其次，为适配超大规模算力集群与异构计算架构，PCIe卡的应用场景从机箱内高速互连延

伸至跨主板、跨机架，通过有源电缆（AEC）和有源光缆（AOC）等方案突破传统铜走线

的物理限制，使加速器能够以PCIe语义参与更灵活的系统拓扑；再次，在速率翻倍与距离

拉长的叠加效应下，信号完整性成为制约PCIe卡稳定性的关键瓶颈，Retimer等信号重定

时与均衡芯片因此成为AI服务器的“标配”，其在PCIe卡到主板、背板及外部链路之间对

高速信号进行重塑与补偿，保障误码率与时延可控，甚至在单台多GPUAI服务器中形成

规模化部署。三者相互叠加，使AI加速器PCIe卡不再只是“接口形态”的演进，而是在协

议、物理链路与系统级协同优化共同驱动下，成为支撑AI算力持续扩张的关键基础组件。

2.2.高速互连持续进化：AI加速器PCIe卡性能演进的关键驱

动

AI加速器PCIe卡的性能持续爆发式增长，根本上依赖PCIe互连协议的快速迭代与生

态完善。作为连接加速卡与CPU/内存/存储的唯一高速“数据高速公路”，PCIe标准的速率

跃升直接决定了AI/ML工作负载海量数据吞吐与极低延迟的实现能力：从PCIe4.0（16

GT/s）到PCIe5.0（32GT/s）再到PCIe6.0（64GT/s）仅用短短几年时间，带宽实现翻倍

甚至四倍提升，而PCIe7.0（128GT/s）规范已进入制定阶段，为下一代百亿参数大模型推

理与训练提供了充足的通道容量；与此同时，为了突破单机箱算力瓶颈、构建跨服务器/跨

机架的超大规模AI集群，PCIe链路扩展技术取得重大突破，通过PCIe有源铜缆（AEC）、

有源光缆（AOC）以及光学重定时器（OpticalRetimer），PCIe信号可靠传输距离已从传统

不足1米延长至数米甚至数十米，支持机架级、甚至数据中心级直接互连；高速长距传输

带来的信号完整性挑战，则直接催生了PCIeRetimer（重定时器）芯片市场的爆发式增长—

—Retimer通过对高速差分信号进行接收、时钟数据恢复（CDR）、均衡、重驱动等处理，

有效补偿信道损耗与抖动，确保PCIe5.0/6.0在长距离下的BER

2.3.从“算力主导”到“运力为王”：AI推理时代PCIe加速卡的

结构性跃迁

在AI推理时代，受小批量请求、模型碎片化以及MoE（混合专家）架构广泛应用等特

性影响，单卡算力的线性提升已难以直接转化为系统级性能增益，多张AI加速器之间的数

据交换频率与实时性要求显著提高，使得通信延迟和带宽逐步取代计算能力本身，成为制

约整体效率的核心瓶颈，系统性能焦点由“算力”明确转向“运力”（即数据搬运与互联能力）；

在这一背景下，AI基础设施架构正从以机柜间互联为核心的Scale-Out，转向以机柜内高密

度互联为核心的Scale-