CN102024762A Nor型半导体存储结构的制作方法 （宜扬科技股份有限公司）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(10)申请公布号CN102024762A

(43)申请公布日2011.04.20

(21)申请号200910173424.7

(22)申请日2009.09.16

(71)申请人宜扬科技股份有限公司地址中国台湾新竹县

(72)发明人李永忠

(74)专利代理机构北京三友知识产权代理有限公司11127

代理人任默闻

(51)Int.CI.

HO1L21/8247(2006.01)

HO1L21/336(2006.01)

HO1L21/265(2006.01)

权利要求书1页说明书3页附图3页

(54)发明名称

NOR型半导体存储结构的制作方法

1020

102

0

402

502

304

206

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504

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CN102024762A本发明是揭露一种NOR型半导体存储结构的制作方法，于进行一深掺杂源极离子注入工艺及一浅掺杂漏极离子注入工艺之后，在一栅极结构两侧先分别形成一氧化层壁，再进行注入角度经过控制的口袋形离子注入工艺，最后进行一深掺杂漏极离子注入工艺。本发明是通过改变口袋形注入区位置来改良NOR

CN102024762A

CN102024762A权利要求书1/1页

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1.一种NOR型半导体存储结构的制作方法，其特征在于，所述方法包括：

形成一栅极结构于一半导体基底上；

进行一深掺杂源极离子注入，于所述栅极结构一侧的所述半导体基底中形成深掺杂的一第一源极区；

进行一浅掺杂漏极离子注入，于所述栅极结构另一侧的所述半导体基底中形成浅掺杂的一第一漏极区，所述第一漏极区与所述第一源极区是分别位于所述栅极结构两侧的所述半导体基底中；

于所述栅极结构两侧的所述半导体基底上分别形成一氧化层壁；

进行一口袋形离子注入，以于所述栅极结构一侧的所述半导体基底中形成一口袋形注入区，其中所述口袋形注入区是位于所述第一漏极区下方；及

进行一深掺杂漏极离子注入，于所述栅极结构一侧的所述半导体基底中形成深掺杂的一第二漏极区，其中所述第一漏极区是与所述第二漏极区重迭，且所述口袋形注入区是相邻于所述第二漏极区。

2.如权利要求1所述的NOR型半导体存储结构的制作方法，其特征在于，所述半导体基底是为一P型半导体基底。

3.如权利要求1所述的NOR型半导体存储结构的制作方法，其特征在于，所述口袋形离子注入的角度是以约15至30度的入射角注入入所述半导体基底。

4.如权利要求3所述的NOR型半导体存储结构的制作方法，其特征在于，所述口袋形离子注入是使用硼或二氟化硼离子。

5.如权利要求4所述的NOR型半导体存储结构的制作方法，其特征在于，所述口袋形离子注入的注入能量约为10～60KeV,植入剂量约为5×1012至5×101?原子/平方公分。

CN102024762A说明书1/3页

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NOR型半导体存储结构的制作方法

技术领域

[0001]本发明是关于一种半导体的制作方法，更特别的是关于一种NOR型半导体存储结构的制作方法。

背景技术

[0002]随着半导体工艺技术的进步，金属氧化物半导体(Metal-Oxide-Semiconductor,

MOS)的尺寸逐渐缩小，因而大幅降低制造成本及提高集成电路的组件集成度(Integration)。然而，随着金属氧化物半导体尺寸的缩小，其衍生的短通道效应(ShortChannelEffect,SCE)却产生许多问题。如：临界电压的偏移、临界电压的转降(roll-off)。因此，设计一适用于极短信道组件的结构是非常重要的。

[0003]为减低短通道效应所造成的影响，通常会以双扩散漏极(DoubleDiffusedDrain,DDD)或轻掺杂漏极(LightlyDopedDrain,LDD)来改善。所述这些结构中，紧接栅极的漏极区杂质浓度低，可改变漏极的电场、改善临界电压的特性、降低热载子效应(HotCarrierEffect)以及降低基底(Substrate)与栅极(Gate