简单时序电路课程设计报告（《Verilog HDL语言》课程设计）.docx

实验3简单时序电路设计

任务描述

相关知识

实验内容

遇到的问题及解决方法

实验心得、意见和建议

任务描述

1.掌握Verilog语言的简单时序电路的设计、实现、仿真、调试方法。

2.掌握锁存器、触发器、简单寄存器、移位寄存器和计数器等器件的建模和使用，了解这些器件带复位、使能、加载等功能的用法。

3.掌握用测试平台（testbench）对模块进行测试和验证的方法。

4.通过仿真波形图分析所设计模块功能的正确性。

相关知识

设计中经常用到时序电路，为保证时序正确，需要进行时序控制。时序控制可以与过程语句关联，时序控制有延迟控制和事件控制两种形式。

(1)延迟控制

格式为：#de