简单组合电路设计课程设计报告（《Verilog HDL语言》课程设计）.docxVIP

实验2简单组合电路设计

任务描述

相关知识

实验步骤

编程要求

测试说明

源码

Testbench代码

控制台输出和波形图

遇到问题和解决方法

实验心得、意见和建议

任务描述

本关需要你根据所学的仿真测试的知识，完成选择器、译码器等组合电路的设计，对电路进行测试。熟悉vivado工具的操作；学习、掌握用Verilog语言设计组合逻辑电路的方法；掌握仿真测试方法，学习编写testbench并利用波形图进行测试。

相关知识

测试平台（Testbench）是用于测试和验证设计的正确性的程序。编写Testbench的主要目的是对使用硬件描述语言设计的电路进行仿真验证，测试设计电路的功能甚至部分性能