Verilog设计基础自动化工程胡年炜52课件讲解.pptxVIP

Verilog设计基础;2.3连续赋值语句及“？：”语句;连续赋值语句;在硬件中，assign连续赋值语句一般用来描述组合逻辑电路，用于给线网型wire变量赋值。组合逻辑电路的输出信号只取决于当时的输入信号，与电路原来所处的状态无关。

assign连续赋值语句用右端表达式所推导出来的逻辑来驱动赋值语句左端的连接线变量。

“连续”的意思是指等号右端的任一信号发生变化立即影响左端的被赋值信号。只要输入端操作数的值发生变化，该语句就重新计算并刷新赋值结果。;用assign语句实现数据流建模的描述语法如下：

assignwire型变量=表达式;

例如，任务3中的2输入与非门的数据流建模如下：

assignf=~(ab);//2输入与非门逻辑表达式

在上面的例子中，输出变量f和输入变量a、b都默认为wire类型，a和b信号的任何变化都将随时反映到f上来。;由assign引出的连续赋值语句与在always过程语句中的过程赋值语句有很大的不同，主要表现在以下几个方面：

(1)连续赋值语句用于对wire线网型变量赋值，而过程赋值语句用于对寄存器型变量赋值。

(2)连续赋值语句在过程块外部使用，而过程赋值语句在过程块内部使用。

(3)连续赋值语句是并发执行的，而过程赋值语句的阻塞式赋值属于顺序执行过程，非阻塞式赋值才是并发执行的。;“?：”语句;任务4的2选1数据选择器建模还可以在连续赋值语句