FPGA应用技术实训三全加器设计层次化设计方法38课件讲解.pptxVIP

全加器设计（层次化设计方法）自动化工程学院胡年炜河南工业职业技术学院FPGA应用技术实训三

模块调用河南工业职业技术学院VerilogHDL支持采用自顶向下的结构化设计方法进行复杂电路系统设计。将一个复杂的系统设计分割成许多较小的、较简单的功能单元模块，这些小模块与大系统相比，设计更容易、测试更简单。对这些小模块分别进行设计和验证通过后，再调用这些小模块嵌套在更大的功能单元模块中进行设计和验证，最后组合为一个完整的电路系统。

模块调用河南工业职业技术学院在VerilogHDL的层次化设计中调用小单元模块也叫模块例化，是将已设计存在的VerilogHDL模块作为当前电路模块设计的一个组件，将这个组件作为黑盒子引用，直接发送给输入信号而得到黑盒子的输出信号。模块例化的方法有两种：一种是和调用门原语方法类似的位置映射法：另一种是将例化模块的端口名对应信号名的信号映射法。

模块调用河南工业职业技术学院1.位置映射法用位置映射法引用一个模块，需要先在引用语句前面写上这个模块的名字，然后在一个空格后写上此模块引用的实例名，在其后圆括号内按模块端口顺序写上连接到各个端口的信号线名。其引用的语法如下：模块名实例名（连接端口1的信号名，连接端口2的信号名，...）;

模块调用河南工业职业技术学院1.位置映射法任务6的4选1数据选择器在调用已有的2选1数据选择器模块时，使用