2025年宇视科技FPGA开发岗笔试题及答案附详细解析.docVIP

2025年宇视科技FPGA开发岗笔试题及答案附详细解析

一、单项选择题（共10题，每题2分）

1.关于VerilogHDL中always块的触发条件，以下错误的是？

A.敏感列表含posedgeclk则为同步时序逻辑

B.敏感列表含negedgeclk可实现双边沿触发

C.敏感列表为空则仅在仿真初始化时执行一次

D.敏感列表含多个信号则为组合逻辑

2.FPGA中，以下哪种资源不属于查找表（LUT）的应用？

A.组合逻辑

B.分布式RAM

C.移位寄存器（SRL）

D.块RAM（BRAM）

3.时序分析中，建立时间（Tsu）的定义是？

A.数据在时钟上升沿后需保持的最小时间

B.数据在时钟上升沿前需稳定的最小时间

C.时钟信号的上升沿宽度

D.数据传输的最大延迟

4.以下哪种接口在FPGA中常需使用硬核IP？

A.UART

B.SPI

C.PCIeGen3

D.I2C

5.Verilog中，reg型变量在以下哪种情况下一定是时序逻辑？

A.仅在always块中赋值，且敏感列表含时钟

B.仅在assign语句中赋值

C.敏感列表含多个输入信号

D.被多个always块赋值

6.FPGA设计中，为避免亚稳态，常用的方法不包括？

A.两级触发器同步

B.异步FIFO

C.时钟域交叉检测

D.增加组合逻辑延迟

7.以