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FPGA技术之Verilog语法基本概念

Verilog语法的基本概念

一、VerilogHDL

VerilogHDL是一种用于数系统设计的语言。用VerilogHDL描述的电路

设计就是该电路的VerilogHDL模型也称为模块。VerilogHDL既是一种行为

描述的语言也是一种结构描述的语言。这也就是说，无论描述电路功能行为的

模块或描述避性或较大部件互连的模块都可以用Verilog语言来建立电路模

型。如果按照一定的规矩编写，功能行为模块可以通过工具自动地转换为门级

互连模块。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别

和它们对应的模型类型共有以下五种：

1.1系统级(system):用语言提供的高级结构实现设计模块外部性能

的模型。

1.2篁法级(algorithm):用语言提供的高级结构实现算法运行的模

型。

1.3RTL级(RegisterTransferLevel):描述数据在寄存器之间流动和

如何处理和控制这些数据流动的模型。

1.4门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。

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