FPGA笔试题及详细答案.docxVIP

FPGA笔试题及详细答案

一、选择题（每题5分，共30分）

下列关于FPGA与CPLD的区别，描述错误的是（）

A.FPGA基于SRAM工艺，掉电后配置信息丢失，需外接配置芯片；CPLD基于EEPROM工艺，掉电后配置信息保留

B.FPGA的逻辑资源以查找表（LUT）和触发器为主，CPLD以宏单元和与或阵列为主

C.FPGA的集成度和逻辑容量通常远大于CPLD，适合复杂时序逻辑设计

D.FPGA的功耗比CPLD低，且时序性能更稳定，适合高频场景

VerilogHDL中，下列哪种语句不属于时序逻辑描述语句（）

A.always@(posedgeclkornegedgerst_n)

B.assigna=bc;

C.always@(negedgeclk)

D.initialbegin...end

FPGA设计中，“建立时间（SetupTime）”的定义是（）

A.时钟上升沿到来后，数据必须保持稳定的最小时间

B.时钟上升沿到来前，数据必须保持稳定的最小时间

C.时钟下降沿到来前，数据必须变化的最小时间

D.时钟周期内，数据