数字集成电路：电路系统与设计（第二版）第十章.pptVIP

数字集成电路设计透视

YeFan

时序课题

11-202007

时序定义

时序电路可以反馈，但组合电路内部不允许有反馈

同步电路时序

DFF

DFF

DFF

combinat

ion

logic

combination

logic

combination

logic

锁存器(低电平锁存)参数

D

Q

寄存器(上升延触发)参数

CK

Q

setuptimeholdtime

D

D

I22-

CLK

D

QM

Q

SetupTime仿真

00.20.40.60.81

time(nsec)

(b)Tsetup50.20nsec

3.0

2.5 2.0 1.5 1.0 0.5 0.020.5

(a)Tsetup50.21nsec

Volts

0

1.05tC2Q

tC2Q

tSu

MorePreciseSetupTime

tD2C

tH

t

(a)

D

Setup/HoldTimeIllustrations

Circuitbeforeclockarrival(Setup-1case)

CN

T

Setup-1

Clock

QM