在Altera的FPGA中实现高速Link口的时序约束方法.pdfVIP

·116·《测控技术}2012年第31卷第1期

在Altera的FPGA中实现高速Link口的

时序约束方法

刘盎，王维，巩玉振，蔡惠智

(中国科学院声学研究所，北京100190)

摘要：在FPGA内部布线资源有限的情况下，将多路TS201Link21的接口逻辑约束在FPGA固定的区域

内并使它达到较高的传输速度，是一件很困难的事情。在Ahera的FPGA开发中，正确地利用SDC(synop．

sysdesignconstraints)时序约束方法和TimeQuest时序分析器可以使这件事情变得容易。详细地讲述了在

FPGA中对多路全双工Link口的接口逻辑进行时序约束的方法，并使Link口的传输速度达到300MB／s。

关键词：Link21；FPGA；时序约束；TimeQuest时序分析器

中图分类号：TP271．82文献标识码：A文章编号：1000—8829(2012)01一Ol16—05