基于Chiplet芯粒间高速互连的Die-to-Die接口物理层设计.docxVIP

PAGE2

基于Chiplet芯粒间高速互连的Die-to-Die接口物理层设计

摘要

随着摩尔定律的放缓，芯粒技术成为延续集成电路性能提升的关键路径，而芯粒间的高速互连接口则是构建高性能计算系统的核心瓶颈。本课题针对多芯粒集成中面临的带宽密度受限、传输延迟较高及串扰严重等问题，设计了一款基于先进封装工艺的Die-to-Die接口物理层。研究内容涵盖协议层与电路层的协同设计，旨在实现高带宽、低延迟且高可靠性的数据传输。

本文首先分析了芯粒互连的应用场景与技术需求，确立了以并行传输架构为基础的总体设计方案。在协议设计层面，提出了一种轻量级帧结构与自适应流控机制，有效降低了协议开销与传输延迟。在电路设计层面，重点开发了基于过采样技术的时钟数据恢复电路与具备高线性度的抗串扰发送端驱动器，解决了无参考时钟传输下的同步难题与信道损耗问题。通过Verilog硬件描述语言与CadenceVirtuoso平台完成了数字逻辑与模拟前端电路的设计与仿真验证。

测试结果表明，本设计在1.2V电源电压下，单通道数据传输速率达到16Gbps，能效比优于0.85pJ/bit，眼图在误码率10^-12条件下张开度良好。本课题的创新点在于提出了一种基于边沿检测的快速CDR锁定算法，显著缩短了链路建立时间，并设计了一种具有阻抗连续性的预加重驱动电路，有效抑制了高频串扰。研究成果为构建自主可控的高性能芯粒互连