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面向量子纠错的表面码逻辑比特编码与实时解码器架构设计

摘要

量子纠错是实现大规模容错量子计算的核心支柱，表面码凭借其高容错阈值和近邻交互的物理友好性，成为当前最具前景的纠错码方案之一。然而，表面码解码过程计算密集，尤其在面对实时错误症候流时，传统软件解码器难以满足微秒级延迟约束，形成制约量子处理器性能的关键瓶颈。

本设计针对这一痛点，完成了一套面向表面码的实时硬件解码器架构设计。核心工作包括：构建基于稳定子测量模型的错误症候采集与建图机制，设计逻辑比特映射策略以将多个物理量子比特编码为鲁棒逻辑比特，并实现基于最小权重匹配算法的硬件加速解码器单元。全文严格遵循“需求分析—总体设计—详细设计—实现—测试”的工程递进逻辑。

摘要首先阐述噪声量子系统中快速纠错的需求，随后引出以FPGA为载体、以并行流水线解码流水线为核心的总体方案。各章依次概述了表面码稳定子与错误模型的建模、逻辑比特映射与错误类别的关联、MWPM解码器的硬件并行化设计，以及基于仿真测试的性能验证。本设计的核心创新在于提出一种分级匹配图构建与双向带权并查集加速的硬件架构，将解码延迟控制在1微秒以内，解码吞吐量较纯软件方案提升三个数量级，为可扩展量子计算系统的实时纠错提供了可行的工程实现路径。

第一章绪论

1.1研究背景

量子计算在处理某些特定问题上展现出超越经典计算的巨大潜力，但量子比特极易受到环境噪声