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基于FPGA的卷积神经网络加速器设计与卷积计算优化

摘要

随着深度学习技术在计算机视觉领域的广泛应用，卷积神经网络（CNN）已成为图像识别与处理的核心算法。然而，CNN模型庞大的参数量与计算复杂度对硬件平台的算力与能效提出了严峻挑战。传统的通用处理器在处理大规模并行卷积运算时，面临着存储带宽瓶颈与能效比低下的问题，难以满足边缘计算场景对实时性与低功耗的严苛需求。现场可编程门阵列（FPGA）凭借其可编程硬件架构、高并行度与低延迟特性，成为构建CNN加速器的理想平台。本课题旨在设计并实现一种基于FPGA的CNN加速器，重点针对3x3卷积核进行计算优化，以提升系统整体吞吐量并降低资源消耗。

本文首先分析了CNN的计算特征与数据依赖关系，确立了以Winograd快速算法为核心的卷积加速方案。相较于传统的直接卷积算法，Winograd算法通过减少乘法次数显著降低了计算复杂度，特别适用于小尺寸卷积核的加速。其次，基于Zynq-7000系列异构平台，构建了软硬件协同的系统架构。在PL端设计了模块化的硬件加速电路，包括输入预处理单元、Winograd转换单元、批量乘法单元及输出重构单元；在PS端负责模型参数加载、数据调度控制及结果校验。通过AXI总线实现软硬件间的高效数据交互，确保了系统数据流的通畅。

论文主要工作涵盖需求分析、架构设计、逻辑实现与系统测试四个阶段。在设计阶段，采