Verilog7设计实例精品课件.pptxVIP

1.组合逻辑电路设计实例：

[例1]八位带进位端的加法器的设计实例（利用简单的算法描述）

moduleadder_8(cout,sum,a,b,cin);

outputcout;

output[7:0]sum;

inputcin;

input[7:0]a,b;

assign{cout,sum}=a+b+cin;

endmodule;[例2]指令译码电路的设计实例

（利用电平敏感的always块来设计组合逻辑）

//操作码的宏定义

`defineplus 3d0

`defineminus 3d1

`defineband 3d2

`definebor 3d3

`defineunegate3d4;modulealu(out,opcode,a,b);

output[7:0]out;

input[2:0]opcode;

input[7:0]a,b;

reg[7:0]out;?

always@(opcodeoraorb)

//用电平敏感的always块描述//组合逻辑

begin

case(opcode)

//算术运算

`plus:out=a+b;;[例3].利用task和电平敏感的always块设

计比较后重组信号的组合逻辑.

modulesort4(ra,rb,rc,rd,a,b,c,d);

par