常见组合逻辑电路.ppt

常见组合逻辑电路;一、初识VerilogHDL;常用组合电路模块的设计;一、用VerilogHDL描述电路模块小结;使用initial和always的区别;行为描述;二、常用组合电路模块的设计;if(!clear)qd=4’h00;

2、BCD码——七段数码显示译码器

（2）用assign连续赋值语句描述

always@(posedgeCLKornegedgeRSornegedgeSET)

同步置数，低电平有效.

inputA,B,C,D;outputF;

常见组合与时序逻辑电路VerilogHDL描述

3’b110:out=8’

outputpass;

default：??out?=8?bx;

reg[2:0]outcode;

begin

端口信号名称可以采用位置关联方法和名称关联方法进行连接。

begin

if(h)outcode=3’b111;

if(!RS)Q=1’B0;;（2）用assign连续赋值语句描述;2、三态门的描述;※在VerilogHDL中，描述简单的组合逻辑通常使用assign结构。

注意：条件运算符是一种在组合逻辑实现分支判断时常使用的格式。;（二）复杂组合电路的描述;QUARTUSII编译后的生成的模块符号：;moduledecode4_7(a,b