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电子科技大学《EDA技术》期末试卷及答案

一、单项选择题（每题2分，共20分）

1.以下关于硬件描述语言（HDL）的描述中，错误的是（）

A.VHDL支持强类型检查，Verilog语法更接近C语言

B.综合工具可将HDL代码转换为门级网表

C.行为级描述仅关注电路功能，不涉及具体硬件结构

D.所有HDL代码经综合后均可映射到FPGA的查找表（LUT）中

2.在FPGA设计流程中，“布局布线”步骤的主要目的是（）

A.验证设计功能正确性

B.将网表映射到具体物理单元并确定连接

C.生成可下载到FPGA的比特流文件

D.优化逻辑资源利用率

3.以下哪项不是同步设计的优点？（）

A.易于时序分析

B.减少异步信号带来的亚稳态风险

C.允许更灵活的时钟域交叉设计

D.降低竞争冒险概率

4.Verilog中，“reg[3:0]a=4’b1010;”执行“a=a1;”后，a的值为（）

A.4’b0101B.4’b10100C.4’b0100D.4’b1010（截断后）

5.有限状态机（FSM）设计中，使用独热码（One-Hot）编码的主要优势是（）

A.减少触发器数量

B.提高状态转换速度

C.降低组合逻辑复杂度

D.便