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北京网讯IC岗位笔试真题及详细答案（真实职场版）

适用岗位：数字IC设计、IC验证、FPGA开发

考试时长：90分钟满分：100分

出题风格：贴合北京网讯近年校招、社招真题，侧重Verilog基础、时序理论、FPGA实操、总线基础、代码纠错，无偏题怪题，贴合企业实际工作场景

一、单项选择题（共10题，每题3分，共30分）

1.Verilog中，以下变量类型可综合、用于时序逻辑电路存储数据的是（）

A.wireB.regC.integerD.time

答案：B

解析：wire是连线型变量，仅用于组合逻辑连线，无法存储数据；reg是寄存器型变量，可综合，用于时序逻辑电路保存状态；integer、time属于仿真变量，不可综合，仅用于仿真调试。

2.数字电路中建立时间（SetupTime）的正确定义是（）

A.时钟边沿到来后，数据保持稳定的最小时间

B.时钟边沿到来前，数据必须提前稳定的最小时间

C.数据变化到稳定的最大时间

D.时钟信号的最小高电平持续时间

答案：B

解析：建立时间Tsu：时钟有效边沿到来之前，输入数据必须保持稳定不变的最小时间，不满足会触发建立时间违例，导致采样错误。保持时间Thd是时钟边沿到来后数据稳定的最小时间。

3.以下Verilog语句中，仅能实现组合逻辑的是（）

A.always@(posedgeclk)B.