SystemVerilog断言教程：立即与并发断言详解.pdf

SystemVerilog断言

介绍

断言主要用于验证设计的行为（“它是否正常工作？”）。它们还可以用于

设计的功能覆盖率信息（“测试的质量如何？”）。断言可以通过仿真

动态检查，也可以通过单独的属性检查工具静态检查——即形式验证工具，

这些工具可以证明设计是否符合其规范。这些工具可能需要指定关于设计行

为的某些假设。

在SystemVerilog中有两种类型的断言：立即断言（assert）和并发断言（

assertproperty）。覆盖率语句（coverproperty）是并发的，并且具有与

并发断言相同的语法，假设属性语句（assumeproperty）也